JPS5912208B2 - 増幅回路 - Google Patents

Description

【発明の詳細な説明】 本発明は増幅回路に関し、特にＰチャンネル絶縁ゲート
型電界効果トランジスタ（以下ＭＩＳＦ’ＥＴ又は単に
ＦＥＴと称す）とｎチャンネルＭ Ｉ ＳＦ’ＥＴとか
らなる相補型ＭＩＳ半導体増幅回路（Ｃ−ＭＯ８ＩＣ）
に関する。

従来、電子式腕時計に使用されている水晶発振回路の１
つとして第４図のような回路が公知である。

この回路は基本的には同図に示すようにｎチャンネルＦ
ＥＴＭｎとｐチャンネルＦＥＴＭｐとからなる相補型Ｍ
ＩＳインバータ回路と、この増幅回路の入出力間に正帰
還回路を構成する水晶振動子Ｘ及びコンデンサＣＤ 、
ＣＧとからなる。

また、増幅回路の出力側に設けられた抵抗ＲＤは周波数
を安定させるためのものである。

ところがかかる発振回路においては消費電力が大きくな
るという問題を有する。

この問題は次のように説明される。

上記発振回路の主要部である相補型インバータ増幅回路
は、完全にディジタル的な信号によって動作させる場合
にはＦＥＴＭｎ、Ｍｐはそれぞれプッシュプル動作を行
うことより両ＦＥＴが同時にオンになる時間は極めて短
いので、両ＦＥＴを通して流れる貫通電流（直流電流）
による消費電力の問題は余りない。

しかし、第５図に示すようなリニアな（正弦波）信号が
入力側に印加された場合には、このインバータが遷移領
域（ＦＥＴＭｎ。

Ｍｐのそれぞれのしきい値電圧Ｖ ｔ ｈ ｎ 、Ｖ
ｔ ｈ ｐ Ｋ達しない領域、すなわち斜線で示すＹ部
分）で動作する時間が長くなるので消費電力が大きくな
るという問題を有する。

したがって本発明の目的とするところは消費電力の少な
い相補型インバータ増幅回路を提供することにある。

本発明の他の目的は増幅度の犠牲を少なくして低消費電
力化を達成し得る相補型ＭＯ８増幅回路を提供すること
である。

本発明の他の目的は消費電力の小さい発振回路を提供す
ることである。

本発明の他の目的は増幅されたアナログ信号をディジタ
ル信号に変換する低消費電力の波形成形回路を提供する
ことである。

本発明の一実施態様によればＢ級動作をする増幅回路を
有する発振回路が提供され、この発振回路によれば低消
費電力化が可能となる。

本発明の他の実施態様によれば直列接続されたＰチャン
ネルおよびＮチャンネルＭＩＳＦＥＴのドレイン間に抵
抗を直列に挿入した増幅回路が提供されろ。

この増幅回路によれば、増・福率の犠牲を少なくして低
消費電力化が達成される。

本発明の特徴および他の目的は図面を参照した以下の説
明から明らかとなるであろう。

第１図の回路は、ＦＥＴＭｎ、Ｍｐの動作点（バイアス
点）をほぼそれぞれのしきい値電圧Ｖ ｔ ｈ ｎ ｔ
Ｖ ｔ ｈ ｐ近くに設定することにより、両Ｆ’Ｅ
ＴをＢ級プッシュプル動作させて、低消費電力化を可能
とした増幅回路を示している。

電源端子−ＶＤＤ側に設けられたｎチャンネル型ＦＥＴ
Ｍｎと電源端子ＶＳＳ側に設けられたｐチャンネル型１
１１’ＥＴＭｐとを直列接続し相補型インバータを構成
し、ＦＥＴＭｎとＭｐとの間にほぼ同等な値の２つの負
荷抵抗ＲＬ１ ｔＲＬ２を直列接続し、上記ＦＥＴＭｎ
とＭｐのゲートとドレイン間にはそれぞれバイアス抵抗
ＲＦ１．ＲＦ２を接続し、さらにこのＦ’ ＥＴＭｎ
、Ｍｐのゲートにはそれぞれ容量素子Ｃ１、Ｃ２を介し
て入力Ｖｉｎを共通に印加し、上記負荷抵抗ＲＬ１ と
ＲＬ２との接続点から出力Ｖｏｕｔを取り出すものとす
る。

以上のような構成による本発明によれば以下に示す動作
説明によりその目的が達成できる理由が明らかとなろう
。

第２図は動作説明のための説明図である。

同図では縦軸に出力電圧Ｖｏｕｔをとり、横軸に入力電
圧Ｖｉｎをとったものであり、実線で示す曲線はＦＥＴ
Ｍｎのドレイン電圧（Ａ点）とゲート電圧（０点）との
関係を表わす特性曲線で、一方破線で示す曲線はＦＥＴ
Ｍｐのドレイン電圧（Ｂ点）とそのゲート電圧（Ｄ点）
との関係を表わす特性曲線である。

ＲＦ 、ＲＦ”２はそれぞれＥ”ＥＴＭｎ 、Ｍｐの
ゲート電位をドレインとほぼ等しい直流心位にバイアス
する働きがあり、その抵抗値が低い程バイアス点の安定
性が良く、また高い程増幅率を高く維持できる。

両特性を考慮すると、ＲＦｌ、ＲＦ２の抵抗値は約１０
ＭΩに設定すれば良い。

また各Ｆ’ＥＴの負荷抵抗となる抵抗ＲＬ１． Ｒｎ、
。

の抵抗値を各１１ｉ’ＥＴのオン時におけるソース・ド
レイン間抵抗値に対して高くすればする程、入出力伝達
曲線はより急峻な変化を示すと共にゲート・ソース間の
バイアス電圧はそのしきい電圧に近づき、消費電力は一
層小さくなる。

この負荷抵抗ＲＬＩ 、ＲＬ２は両Ｆ’ＥＴのドレイ
ン側に挿入されているが、これは増幅率の犠牲を小さく
するためである。

なぜならば、もしそれらがソース側に直列に接続されろ
と、帰還作用が加わり増幅率が小さくなるからである。

これらの抵抗ＲＦ１．ＲＦ２．ＲＬｌおよびＲＬ、！と
しては、ＰＮ接合で半導体基板から分離された半導体抵
抗、多結晶シリコン体の抵抗やＭＩＳＦＥＴのゲートに
固定電圧（電源電圧、接地電圧）を印加してソース・ド
レイン間のチャンネル抵抗を利用したＦ’ＥＴ抵抗を使
用することができ、この場合ＦＥＴ等と一緒に一つの半
導体チップに内蔵（集積化）することができる。

さらに、入力Ｖｉｎからの信号の直流成分はコンデンサ
Ｃ，，Ｃ２によってカントされるからＦ ＥＴＭｎ 、
Ｍｐのバイアス点はそれぞれ影響されず個別的に定まる
。

この様に、本願発明の回路によれば、相補型増幅回路を
構成するＰチャンネル型ＭＩＳｌｌｉ’ＥＴとＮチャン
ネル型ＭＩＳＦＥＴのそれぞれのゲートが、相互に直流
的に分離された状態で交流的に結合されるので、それぞ
れのゲートに、相異なるバイアス電圧を供給することが
できるようになる。

本願発明によれば、上記バイアス電圧は、それぞれのＭ
ＩＳＦＥＴのしきい値電圧とほぼ等しくされる。

以上のようにして設定した動作点において、第２図にお
ける入力Ｖｉｎ側に交流信号が印加されると、コンデン
サＣ１、Ｃ２を介して得られる０点、Ｄ点の信号は同図
に示すよ５になりこれに対するＡ点、Ｂ点の出力は増幅
された形となって表われる。

そして、このＡ点、Ｂ点の合成出力が出力電圧Ｖｏｕｔ
となるのである。

したがって、■サイクルの前半はＦＥＴＭｐがオンとな
ってＢ点に出力が表われ後半はＦＥＴＭｎがオンとなり
Ａ点に出力が表われ図中斜線で示すような形となる。

このように両Ｆ’ＥＴがそれぞれ半サイクルの増幅動作
を分担し、Ｂ級プッシュプル増幅器の動作を行うものと
なる。

本発明による回路ではこのようにＢ級プッシュプル動作
をするので、両ＦＥＴが共にオンとなる時間は短くなり
、したがって貫通電流が流れる時間は短くなるから消費
電力は小さくなる。

以上のことは、本発明の回路が理憩的に動作した場合に
ついてであるが、実際の設計に当ってはＦ’ＥＴの動作
速度の関係から本発明の回路構成でも瞬間的には両ＦＥ
Ｔがオンとなりわずかの貫通電流が流れるおそれが生じ
得る。

しかし、かかる場合にも、両Ｆ’ＥＴ間に抵抗ＲＬ１
ｔ Ｒｂ２が設けられているためこれによって上記貫
通電流は制限され、殆んど無視できるものとなる。

以上のことより消費電力の少ない増幅回路が得られる。

本発明は上記実施例に限定されず、種すの変形を用いる
ことができる。

例えば、上記実施例では出力なＦＥＴＭｎとＭｐとの接
続点であって負荷抵抗を介した点から１つだけ取り出す
ものとしたがこれに限らず用途に応じて各ＦＥＴのドレ
インからそれぞれ出力を取り出すものであってもよい。

かかる場合の例としては第３図に示すような発振回路に
使用した場合である。

第３図は電子式腕時計に使用されている水晶発振回路の
１例を示すものであり、増幅手段に本発明の相補型イン
バータ回路を使用し、その入出力間に正帰還回路を構成
する水晶振動子Ｘ及びコンデンサＣＤ、ＣＧとからなる
。

そして一般にはこの発振回路の出力Ｖｏｕｔを波形整形
用のインバータを介して分周回路に入力するのであるが
、この場合に次のような問題を有する。

発振回路の相補型インバータには抵抗ＲＬ１．ＲＬ２が
設けられているため、その出力Ｖｏｕｔは正弦波に近く
なる。

したがって、それを直接インバータに入力するとこのイ
ンバータに貫通電流が長い間流れ、やはり消費電力が大
きくなるという問題を生ずる。

したがって、本発明の回路を使用する場合には、ＦＥＴ
Ｍｎ、Ｍｐのドレイン点の電圧Ｖ Ａｔ ＶＢを出力と
して取り出しそれぞれを相補型インバータのＦＥＴＭｎ
１ 、Ｍｐｌ に入力し、その出力を波形整形用インバ
ータＩＮを介して分周回路Ｇに入れてやれば良い。

こうすれば、それぞれ分担された増幅出力信号ＶＡｔＶ
Ｂが次段の相補型インバータ（Ｍｎ１．Ｍｐｌ）に入る
ことになり、このインバータには負荷抵抗が入っていな
いからその出力ＶＥには短形波が得られる。

従って、インバータの各ＦＥＴのソース・ゲート間に加
わる増幅出力信号ＶＡ、ＶＢの直流分はそれぞれのしき
い値電圧近くであるので、波形成形用インバータの両Ｆ
Ｅ’Ｔが同時にオンする時間は短くなり消費電力が小
さくされる。

また、本発明の増幅回路は、ＦＥＴの極性を逆にし、電
源電圧の印加方向を逆にして回路を構成するものであっ
てもよいことは言うまでもない。

さらに、上記実施例に示した基本的回路構成に加えて、
その回路動作を有効に行わせるための素子及び回路を付
加してもよい。

本発明は消費電力の少ない増幅回路として広く利用でき
る。

【図面の簡単な説明】

第１図は本発明の１例を示す回路図、第２図はその動作
説明のための説明図、第３図は本発明を発振回路に利用
した場合の回路図、第４図は従来の発振回路の回路図、
第５図は貫通電流が生ずる理由を示す説明図である。 ＭｎｔＭｐｔＭｎ１２Ｍｐ１ｙ：Ｆ’ＥＴ、ＲＦ１ｔＲ
Ｆ２ｙＲＬ１ｔＲｔ、、 、ＲＦｔＲＤ：抵抗、Ｃ１ｔ
Ｃ２、ＣＧ ＋ＣＤ＝コンデンサ、Ｘ：水晶振動子、
ＩＮ＝インバータ、Ｇ：分周回路。

Claims (1)

1. 【特許請求の範囲】 １ 電源端子間に直列接続されたＰチャンネル型ＭＩ
   ５ＦＥＴとＮチャンネル型ＭＩＳＦ’ＥＴとからなる増
   幅回路であって、上記Ｐチャンネル型ＭＩＳＦ’ＥＴの
   ドレインとＮチャンネル型ＭＩＳＦＥＴのドレインとは
   、その両端に出力端子が接続された抵抗手段を介して結
   合され、上記Ｐチャンネル型ＭＩ ５ＦＥＴのゲートと
   Ｎチャンネル型ＭＩＳＦＥＴのゲートとは、ゲート相互
   を直流的に分離した状態で交流的に結合する結合手段を
   介して結合されるとともに入力端子と結合され、それぞ
   れのゲートにはそれぞれのドレインからバイアス電圧が
   与えられるようにされてなることを特徴とする増幅回路
   。 ２、特許請求の範囲第１項において、上記Ｐチャンネル
   型ＭＩｓＦＥＴのドレインに第２のＰチャンネル型ＭＩ
   ５ＦＥＴのゲートが接続され、上記Ｎチャンネル型Ｍ
   ＩＳＦＥＴのドレインに第２のＮチャンネル型ＭＩ ５
   ＦＥＴのゲートが接続され、これら第２のＭＩ ５ＦＥ
   Ｔのドレインが共通接続され、かつ電源端子間に直列接
   続されてなることを特徴とする増幅回路。 ３ 特許請求の範囲第２項において抵抗手段の中間にも
   出力端子が接続され、この中間の出力端子と上記ゲート
   との間に正帰環回路が接続され、これによシ発振回路が
   構成されてなることを特徴とする増幅回路。