JPH0247619Y2 - - Google Patents
Info
- Publication number
- JPH0247619Y2 JPH0247619Y2 JP5485385U JP5485385U JPH0247619Y2 JP H0247619 Y2 JPH0247619 Y2 JP H0247619Y2 JP 5485385 U JP5485385 U JP 5485385U JP 5485385 U JP5485385 U JP 5485385U JP H0247619 Y2 JPH0247619 Y2 JP H0247619Y2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- fet
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、半導体集積回路に関し、特に、電界
効果トランジスタ（以下FETという）を用いた
ソース接地電圧増幅回路に関するものである。
効果トランジスタ（以下FETという）を用いた
ソース接地電圧増幅回路に関するものである。
（従来の技術）
従来の半導体集積回路に用いられているソース
接地増幅回路は、特開昭59−223027号公報で既に
開示されている。この回路は第３図に示したよう
に、負荷FETであるデイプレツシヨン型のFET
３１，３２とスイツチングトランジスタであるデ
イプレツシヨン型あるいはエンハンスメント型の
FET３３で構成され、インピーダンス素子FET
３２により負荷トランジスタの飽和特性を改善
し、過渡電流を大きくすることを特徴とする回路
であり、入力端子に加えられた信号は、適当なゲ
ートバイアスと入力信号に対し、増幅され且つ逆
相の信号として出力端子に出力される。
接地増幅回路は、特開昭59−223027号公報で既に
開示されている。この回路は第３図に示したよう
に、負荷FETであるデイプレツシヨン型のFET
３１，３２とスイツチングトランジスタであるデ
イプレツシヨン型あるいはエンハンスメント型の
FET３３で構成され、インピーダンス素子FET
３２により負荷トランジスタの飽和特性を改善
し、過渡電流を大きくすることを特徴とする回路
であり、入力端子に加えられた信号は、適当なゲ
ートバイアスと入力信号に対し、増幅され且つ逆
相の信号として出力端子に出力される。
（考案が解決しようとする問題点）
しかし、以上述べた回路では、過渡電流を大き
くすることができても、回路形成時のプロセス要
因の変動等により負荷トランジスタとスイツチン
グトランジスタとの利得定数を精度よく形成する
ことは困難であり、このためこれらの利得定数で
決まる動作点を正確に決めることが難しいという
問題点があつた。
くすることができても、回路形成時のプロセス要
因の変動等により負荷トランジスタとスイツチン
グトランジスタとの利得定数を精度よく形成する
ことは困難であり、このためこれらの利得定数で
決まる動作点を正確に決めることが難しいという
問題点があつた。
そこでこの考案は、ゲートバイアス0Vのとき
の入力信号に対して動作点出力電圧を電源電圧の
１／２に精度よく設定することにより利得の大きな
回路を提供することを目的とする。
の入力信号に対して動作点出力電圧を電源電圧の
１／２に精度よく設定することにより利得の大きな
回路を提供することを目的とする。
（問題点を解決するための手段）
この考案は前記問題点を解決するために半導体
集積回路において、デイプレツシヨン型の第１お
よび第2FETと、この第1FETと同じゲート長お
よび同じゲート幅を有したデイプレツシヨン型の
第3FETと、この第2FETと同じゲート長および
同じゲート幅を有したデイプレツシヨン型の第
4FETとを設け、前記第1FETのドレインを定電
位電源に接続し、前記第1FETのソースと前記第
2FETのドレインとを接続し、前記第1FETのゲ
ートと前記第2FETのゲートおよびソースと前記
第3FETのドレインと出力端子とを接続し、入力
端子と前記第3FETのゲートと前記第4FETのゲ
ートとを接続し、前記第3FETのソースと前記第
4FETのドレインとを接続し、前記第4FETのソ
ースと接地端子とを接続したものである。
集積回路において、デイプレツシヨン型の第１お
よび第2FETと、この第1FETと同じゲート長お
よび同じゲート幅を有したデイプレツシヨン型の
第3FETと、この第2FETと同じゲート長および
同じゲート幅を有したデイプレツシヨン型の第
4FETとを設け、前記第1FETのドレインを定電
位電源に接続し、前記第1FETのソースと前記第
2FETのドレインとを接続し、前記第1FETのゲ
ートと前記第2FETのゲートおよびソースと前記
第3FETのドレインと出力端子とを接続し、入力
端子と前記第3FETのゲートと前記第4FETのゲ
ートとを接続し、前記第3FETのソースと前記第
4FETのドレインとを接続し、前記第4FETのソ
ースと接地端子とを接続したものである。
（作用）
本考案によれば、ソース接地電圧増幅回路にお
いて負荷トランジスタとスイツチングトランジス
タとが同一ゲート長および同一ゲート幅に形成さ
れているので、負荷トランジスタとスイツチング
トランジスタとが同一の利得定数に設定できる。
そのためゲートバイアス0Vのときの動作点出力
電圧を電源電圧の1/2に精度よく設定することが
でき、ゲートバイアスが0Vのとき動作点のずれ
による利得の減少をなくし、利得を大きくするこ
とができる。
いて負荷トランジスタとスイツチングトランジス
タとが同一ゲート長および同一ゲート幅に形成さ
れているので、負荷トランジスタとスイツチング
トランジスタとが同一の利得定数に設定できる。
そのためゲートバイアス0Vのときの動作点出力
電圧を電源電圧の1/2に精度よく設定することが
でき、ゲートバイアスが0Vのとき動作点のずれ
による利得の減少をなくし、利得を大きくするこ
とができる。
第４図にこの作用を説明するための入出力の伝
達特性図を示す。点Ｐ１，Ｐ２，Ｐ３はゲートバ
イアス0Vのときの動作点でvgは入力信号、Ｖ１
は電源電圧を、曲線ａ，ｂ，ｃは伝達特性を表わ
している。
達特性図を示す。点Ｐ１，Ｐ２，Ｐ３はゲートバ
イアス0Vのときの動作点でvgは入力信号、Ｖ１
は電源電圧を、曲線ａ，ｂ，ｃは伝達特性を表わ
している。
本考案の回路ではａの曲線に示されるようにゲ
ートバイアスが0Vのとき動作点を出力電圧の反
転する遷移のほぼ中心値（電源電圧の1/2）に設
定できるので利得を大きくできる。これに対して
スイツチングトランジスタと負荷トランジスタの
利得定数が異なると特性は、例えばｂ，ｃの様な
曲線を示し、ゲートバイアス0Vに対して動作点
は点Ｐ２，Ｐ３とずれる。動作点が点Ｐ２，Ｐ３
と伝達特性の反転する遷移の中心からずれるに従
つて利得は小さくなる。
ートバイアスが0Vのとき動作点を出力電圧の反
転する遷移のほぼ中心値（電源電圧の1/2）に設
定できるので利得を大きくできる。これに対して
スイツチングトランジスタと負荷トランジスタの
利得定数が異なると特性は、例えばｂ，ｃの様な
曲線を示し、ゲートバイアス0Vに対して動作点
は点Ｐ２，Ｐ３とずれる。動作点が点Ｐ２，Ｐ３
と伝達特性の反転する遷移の中心からずれるに従
つて利得は小さくなる。
（実施例）
第１図は、この考案の実施例を説明するための
ソース接地電圧増幅回路の回路図であり、以下図
面に沿つて説明する。VDDは定電位電源、Ｉは入
力端子、は出力端子、GNDは接地端子、１１，
１２，１３，１４はそれぞれデイプレツシヨン型
のFETを表わしている。
ソース接地電圧増幅回路の回路図であり、以下図
面に沿つて説明する。VDDは定電位電源、Ｉは入
力端子、は出力端子、GNDは接地端子、１１，
１２，１３，１４はそれぞれデイプレツシヨン型
のFETを表わしている。
デイプレツシヨン形FET１１および１２のゲ
ートとFET１２のソースとFET１３のドレイン
は出力端子Ｏに接続されFET１１のソースと
FET１２とドレインは接続されFET１１のドレ
インは定電位電源VDDに接続される。
ートとFET１２のソースとFET１３のドレイン
は出力端子Ｏに接続されFET１１のソースと
FET１２とドレインは接続されFET１１のドレ
インは定電位電源VDDに接続される。
デイプレツシヨン形FET１３，１４のゲート
は入力端子Ｉに接続されFET１３のソースと
FET１４のドレインは接続されFET１４のソー
スは接地端子GNDに接続される。
は入力端子Ｉに接続されFET１３のソースと
FET１４のドレインは接続されFET１４のソー
スは接地端子GNDに接続される。
ここでFET１１とFET１３、FET１２とFET
１４は同じゲート長と同じゲート幅とを有した素
子を用いる。
１４は同じゲート長と同じゲート幅とを有した素
子を用いる。
第２図は、第１図に示した回路のゲートバイア
スが0Vのときの動作を表わす動特性図であり、
以下図面に沿つて説明する。曲線ｌはスイツチン
グトランジスタのドレイン電流−電圧特性（vgp
はゲートバイアスが0Vのとき）、ｍは負荷トラン
ジスタのドレイン電流−電圧特性、Ｖ０は動作点
出力電圧、Ｖ１は電源電圧、vgは入力信号、vDは
出力信号を表わす。第２図に示したように入力端
子Ｉ（第１図参照）に加えられた信号vgは増幅さ
れ逆相の信号vDとして出力端子（第１図参照）
に出力される。この時スイツチングトランジスタ
１１，１２と負荷トランジスタ１３，１４（第１
図参照）にはそれぞれ同じゲート長および同じゲ
ート幅の素子を使用しているので両トランジスタ
の利得定数は等しくなり、ゲートバイアス0Vの
ときのスイツチングトランジスタの静特性ｌと、
負荷トランジスタの静特性ｍは等しくなり動作点
出力電圧Ｖ０は電源電圧Ｖ１の1/2に精度よく設
定できる。
スが0Vのときの動作を表わす動特性図であり、
以下図面に沿つて説明する。曲線ｌはスイツチン
グトランジスタのドレイン電流−電圧特性（vgp
はゲートバイアスが0Vのとき）、ｍは負荷トラン
ジスタのドレイン電流−電圧特性、Ｖ０は動作点
出力電圧、Ｖ１は電源電圧、vgは入力信号、vDは
出力信号を表わす。第２図に示したように入力端
子Ｉ（第１図参照）に加えられた信号vgは増幅さ
れ逆相の信号vDとして出力端子（第１図参照）
に出力される。この時スイツチングトランジスタ
１１，１２と負荷トランジスタ１３，１４（第１
図参照）にはそれぞれ同じゲート長および同じゲ
ート幅の素子を使用しているので両トランジスタ
の利得定数は等しくなり、ゲートバイアス0Vの
ときのスイツチングトランジスタの静特性ｌと、
負荷トランジスタの静特性ｍは等しくなり動作点
出力電圧Ｖ０は電源電圧Ｖ１の1/2に精度よく設
定できる。
（考案の効果）
以上、詳細に説明したように本考案によれば、
ソース接地電圧増幅回路において、負荷トランジ
スタとスイツチングトランジスタとが同一ゲート
長および同一ゲート幅を有して形成されているの
で、負荷トランジスタとスイツチングトランジス
タとが同一の利得定数に形成され、ゲートバイア
ス0Vのときの動作点出力電圧を電源電圧の1/2に
精度よく設定することができる。従つて利得の大
きな半導体集積回路を得ることができる。
ソース接地電圧増幅回路において、負荷トランジ
スタとスイツチングトランジスタとが同一ゲート
長および同一ゲート幅を有して形成されているの
で、負荷トランジスタとスイツチングトランジス
タとが同一の利得定数に形成され、ゲートバイア
ス0Vのときの動作点出力電圧を電源電圧の1/2に
精度よく設定することができる。従つて利得の大
きな半導体集積回路を得ることができる。
第１図はこの考案の実施例を説明するためのソ
ース接地電圧増幅回路の回路図、第２図は第１図
に示した回路のゲートバイアスが0Vのときの動
作を表わす動特性図、第３図は過渡電流を大きく
した半導体論理回路の回路図、第４図はこの考案
の作用を説明するための入出力の伝達特性図であ
る。 １１，１２，１３，１４，３１，３２，３３…
…デイプレツシヨン型FET、VDD……定電位電
源、Ｉ……入力端子、……出力端子、GND…
…接地端子、vg……入力信号、vD……出力信号、
Ｖ０……動作点出力電圧、Ｖ１……電源電圧、
ａ，ｂ，ｃ……伝達特性、Ｐ１，Ｐ２，Ｐ３……
動作点、ｌ，ｍ……静特性曲線。
ース接地電圧増幅回路の回路図、第２図は第１図
に示した回路のゲートバイアスが0Vのときの動
作を表わす動特性図、第３図は過渡電流を大きく
した半導体論理回路の回路図、第４図はこの考案
の作用を説明するための入出力の伝達特性図であ
る。 １１，１２，１３，１４，３１，３２，３３…
…デイプレツシヨン型FET、VDD……定電位電
源、Ｉ……入力端子、……出力端子、GND…
…接地端子、vg……入力信号、vD……出力信号、
Ｖ０……動作点出力電圧、Ｖ１……電源電圧、
ａ，ｂ，ｃ……伝達特性、Ｐ１，Ｐ２，Ｐ３……
動作点、ｌ，ｍ……静特性曲線。
Claims (1)
- 【実用新案登録請求の範囲】 デイプレツシヨン型の第１および第２電界効果
トランジスタと、該第１電界効果トランジスタと
同じゲート長と同じゲート幅とを有したデイプレ
ツシヨン型の第３電界効果トランジスタと、該第
２電界効果トランジスタと同じゲート長と同じゲ
ート幅とを有したデイプレツシヨン型の第４電界
効果トランジスタとを備え、 前記第１電界効果トランジスタのドレインは定
電位電源に接続され、前記第１電界効果トランジ
スタのソースと前記第２電界効果トランジスタの
ドレインとが接続され、前記第１電界効果トラン
ジスタのゲートと前記第２電界効果トランジスタ
のゲートおよびソースと前記第３電界効果トラン
ジスタのドレインと出力端子とが接続され、入力
端子と前記第３電界効果トランジスタのゲートと
前記第４電界効果トランジスタのゲートとが接続
され、前記第３電界効果トランジスタのソースと
前記第４電界効果トランジスタのドレインとが接
続され、前記第４電界効果トランジスタのソース
と接地端子とが接続されてなることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5485385U JPH0247619Y2 (ja) | 1985-04-15 | 1985-04-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5485385U JPH0247619Y2 (ja) | 1985-04-15 | 1985-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61171311U JPS61171311U (ja) | 1986-10-24 |
| JPH0247619Y2 true JPH0247619Y2 (ja) | 1990-12-14 |
Family
ID=30576986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5485385U Expired JPH0247619Y2 (ja) | 1985-04-15 | 1985-04-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247619Y2 (ja) |
-
1985
- 1985-04-15 JP JP5485385U patent/JPH0247619Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61171311U (ja) | 1986-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2556293B2 (ja) | Ｍｏｓ ｏｔａ | |
| JPH0618308B2 (ja) | 平衡型差動増幅器 | |
| JPH08204470A (ja) | 演算増幅器 | |
| US4563654A (en) | MOS-Transistor amplifier | |
| US4749955A (en) | Low voltage comparator circuit | |
| US5210236A (en) | Differential amplifier | |
| JPS6119134B2 (ja) | ||
| JPH0247619Y2 (ja) | ||
| JP3343299B2 (ja) | 出力回路 | |
| JPS62272605A (ja) | Ｍｏｓ増幅回路 | |
| JP2730489B2 (ja) | 差動増幅回路 | |
| JPS598912B2 (ja) | 論理信号増幅回路 | |
| JPS61148906A (ja) | Ｍｏｓ増幅出力回路 | |
| JP2571102Y2 (ja) | 半導体集積回路 | |
| JPH051649B2 (ja) | ||
| JPH04115397U (ja) | センスアンプ回路 | |
| JPS60236190A (ja) | センス・アンプ | |
| JP2002314352A (ja) | 半導体回路 | |
| JPH04250709A (ja) | 演算増幅回路 | |
| JPS62260409A (ja) | バツフア増幅器 | |
| JPH06216667A (ja) | 演算増幅回路 | |
| JPH0115203B2 (ja) | ||
| JPH04345990A (ja) | 半導体メモリ用センス増幅器 | |
| JPH04212508A (ja) | Ｃｍｏｓ増幅回路 | |
| JPH0152928B2 (ja) |