JPS61148906A - Ｍｏｓ増幅出力回路 - Google Patents
Ｍｏｓ増幅出力回路Info
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- JPS61148906A JPS61148906A JP59270856A JP27085684A JPS61148906A JP S61148906 A JPS61148906 A JP S61148906A JP 59270856 A JP59270856 A JP 59270856A JP 27085684 A JP27085684 A JP 27085684A JP S61148906 A JPS61148906 A JP S61148906A
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- mosfets
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート型電界効果ト
ランジスタ）によ、り構成された増幅出力回路に関する
もので、アナログ増幅出力回路に利用して有効な技術に
関するものである。
ランジスタ）によ、り構成された増幅出力回路に関する
もので、アナログ増幅出力回路に利用して有効な技術に
関するものである。
ＭＯＳＦＥＴにより構成されたアナログ増幅出力回路と
して、第２図に示しような回路が、例えば雑誌Ｉ ＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａｔｅ
Ｃｉｒｃｕｉｔｓ Ｖｏｌ ５Ｃ１７Ｎ１６ （１９
８２年１２月）頁９６９〜頁９８２によっ°Ｃ公知であ
る。
して、第２図に示しような回路が、例えば雑誌Ｉ ＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａｔｅ
Ｃｉｒｃｕｉｔｓ Ｖｏｌ ５Ｃ１７Ｎ１６ （１９
８２年１２月）頁９６９〜頁９８２によっ°Ｃ公知であ
る。
差動増幅回路の出力は、そのままＰチャンネル出力ＭＯ
ＳＦＥＴＱ３０を駆動する。上記差動増幅回路の出力は
、ソースフォロワ回路を構成するＭＯＳＦＥＴＱ２８に
よってレベルシフトされ、上記出力ＭＯＳＦＥＴＱ３０
とプッシュプル形態にされたＮチャンネル出力ＭＯＳＦ
ＥＴＱ３１を駆動するものである。
ＳＦＥＴＱ３０を駆動する。上記差動増幅回路の出力は
、ソースフォロワ回路を構成するＭＯＳＦＥＴＱ２８に
よってレベルシフトされ、上記出力ＭＯＳＦＥＴＱ３０
とプッシュプル形態にされたＮチャンネル出力ＭＯＳＦ
ＥＴＱ３１を駆動するものである。
この回路にあっては、差動増幅ＭＯＳＦＥＴＱ２４、Ｑ
２５のドレインに設けられた電流ミラー形態のアクティ
ブ負荷回路が設けられているので、両人力信号が等しい
無信号時に、両差動ＭＯＳＦＥＴＱ２４．Ｑ２５のドレ
イン電流が等しくなり、擬似的にＭＯＳＦＥＴＱ２６と
出力ＭＯＳＦＥＴＱ３０とは電流ミラー回路と同様な動
作を行うので、比較的精度良くバイア電流（アイドリン
グ電流）の設定を行うことができる。しかしながら、他
方の出力ＭＯＳＦＥＴＱ３１のゲートには、ＭＯＳＦＥ
ＴＱ２８によってレベルシフトされた電圧が供給される
ので、素子特性のバラツキの影響を受けて、上記アイド
リング電流の設定が難しくオフセント電圧の発止の原因
になっている。上記素子特性のバラツキの影響を軽減す
るためには、上記前ＭＯＳＦＥＴＱ３０．Ｑ３１に流れ
るアイドリング電流を大きくすればよいが、その分消費
電流が大きくなってしまう、また、ＭＯＳＦＥＴＱ２７
が飽和領域で動作するために、出力ＭＯＳＦＥＴＱ３１
のゲート電圧ＶＡは、ＭＯＳＦＥＴＱ２７のしきい値電
圧ｖ ｔｈｐ分しか上昇できない。
２５のドレインに設けられた電流ミラー形態のアクティ
ブ負荷回路が設けられているので、両人力信号が等しい
無信号時に、両差動ＭＯＳＦＥＴＱ２４．Ｑ２５のドレ
イン電流が等しくなり、擬似的にＭＯＳＦＥＴＱ２６と
出力ＭＯＳＦＥＴＱ３０とは電流ミラー回路と同様な動
作を行うので、比較的精度良くバイア電流（アイドリン
グ電流）の設定を行うことができる。しかしながら、他
方の出力ＭＯＳＦＥＴＱ３１のゲートには、ＭＯＳＦＥ
ＴＱ２８によってレベルシフトされた電圧が供給される
ので、素子特性のバラツキの影響を受けて、上記アイド
リング電流の設定が難しくオフセント電圧の発止の原因
になっている。上記素子特性のバラツキの影響を軽減す
るためには、上記前ＭＯＳＦＥＴＱ３０．Ｑ３１に流れ
るアイドリング電流を大きくすればよいが、その分消費
電流が大きくなってしまう、また、ＭＯＳＦＥＴＱ２７
が飽和領域で動作するために、出力ＭＯＳＦＥＴＱ３１
のゲート電圧ＶＡは、ＭＯＳＦＥＴＱ２７のしきい値電
圧ｖ ｔｈｐ分しか上昇できない。
このため、ワーストケースとして、ＰチャンネルＭＯ３
ＦＥＴのしきい値電圧ｖ ｔｈｐが絶対値的に小さい方
にバラツキを生じると、出力ＭＯＳＦＥＴＱ３１の振り
込み電圧が小さくなってしまう。
ＦＥＴのしきい値電圧ｖ ｔｈｐが絶対値的に小さい方
にバラツキを生じると、出力ＭＯＳＦＥＴＱ３１の振り
込み電圧が小さくなってしまう。
これによって、電流駆動能力が不足してしまう。
この発明の目的は、低消費電力で駆動能力の向上を図つ
たＭＯ３増幅出力回路を提供することに ゛ある。
たＭＯ３増幅出力回路を提供することに ゛ある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、第１導電型の差動増幅ＭＯ３ＦＥＴと、その
ドレインに設けられた電流ミラー形態の第２導電型の負
荷ＭＯ３ＦＥＴとを含む第１の差動増幅回路と、上記第
１導電型の差動増＠ＭＯ３ＦＥＴとともにゲートが共通
化された第２導電型の差動増幅ＭＯ３ＦＥＴと、そのド
レインに設けられた電流ミラー形態の第１導電型の負荷
ＭＯ３ＦＥＴとを含む第２の差動増幅回路とにそれぞれ
共通のバイアス回路で形成されたバイアス電流で動作さ
せると°ともに、上記第１の差動増幅回路の出力によっ
てプッシュプル出力回路を構成する第２導電型の出力Ｍ
Ｏ３ＦＥＴを駆動し、上記第２の差動増幅回路の出力に
よって第１導電型の出力ＭＯ３ＦＥＴを駆動するもので
ある。
ドレインに設けられた電流ミラー形態の第２導電型の負
荷ＭＯ３ＦＥＴとを含む第１の差動増幅回路と、上記第
１導電型の差動増＠ＭＯ３ＦＥＴとともにゲートが共通
化された第２導電型の差動増幅ＭＯ３ＦＥＴと、そのド
レインに設けられた電流ミラー形態の第１導電型の負荷
ＭＯ３ＦＥＴとを含む第２の差動増幅回路とにそれぞれ
共通のバイアス回路で形成されたバイアス電流で動作さ
せると°ともに、上記第１の差動増幅回路の出力によっ
てプッシュプル出力回路を構成する第２導電型の出力Ｍ
Ｏ３ＦＥＴを駆動し、上記第２の差動増幅回路の出力に
よって第１導電型の出力ＭＯ３ＦＥＴを駆動するもので
ある。
第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯ３（相補型ＭＯ
３）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。同図にお
いて、ソース・ドレイン間に直線が付加されたＭＯＳ
Ｆ ＥＴはＰチャンネル型である。
る。同図の各回路素子は、公知のＣＭＯ３（相補型ＭＯ
３）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。同図にお
いて、ソース・ドレイン間に直線が付加されたＭＯＳ
Ｆ ＥＴはＰチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＮチャンネルＭＯ３ＦＥＴは、上記半導
体基板表面に形成されたＰ型ウェル領域に形成される。
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＮチャンネルＭＯ３ＦＥＴは、上記半導
体基板表面に形成されたＰ型ウェル領域に形成される。
これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯ３ＦＥＴの基体ゲートを構成する。
のＰチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯ３ＦＥＴの基体ゲートを構成する。
Ｐチャンネル型の差動増幅ＭＯ３Ｆ−ＥＴＱ５゜Ｑ６の
ゲートは、それぞれ入力端子ＩＮ（−）。
ゲートは、それぞれ入力端子ＩＮ（−）。
ＩＮ（＋）に結合される。この差動増幅ＭＯＳＦＥＴＱ
５．Ｑ６の共通ソースと正の電圧端子＋Ｖとの間には、
バイアス電流を流すＰチャンネルＭＯＳＦＥＴＱ４が設
けられる。上記差動増幅ＭＯＳＦＥＴＱ５．Ｑ６のドレ
インと負の電圧端子−■との間には、電流ミラー形態の
Ｎチャンネル負荷ＭＯＳＦＥＴＱ？、Ｃ８が設けられる
。
５．Ｑ６の共通ソースと正の電圧端子＋Ｖとの間には、
バイアス電流を流すＰチャンネルＭＯＳＦＥＴＱ４が設
けられる。上記差動増幅ＭＯＳＦＥＴＱ５．Ｑ６のドレ
インと負の電圧端子−■との間には、電流ミラー形態の
Ｎチャンネル負荷ＭＯＳＦＥＴＱ？、Ｃ８が設けられる
。
Ｎチャンネル型の差動増幅ＭＯＳＦＥＴＱＩ Ｏ。
Ｑｌｌのゲートは、それぞれ上記入力端子ＩＮ（−）
、 ＩＮ （＋）に結合される。これにより、両差動
画路は、共通の入力端子ＩＮ （−） 、 ＩＮ （
＋）を持つようにされる。この差動増幅ＭＯＳＦＥＴＱ
Ｉ Ｏ，Ｑｌ １の共通ソースと負の電圧端子−■との
間には、バイアス電流を流すＮチャンネルＭＯＳＦＥＴ
Ｑ９が設けられる。上記差動増幅ＭＯＳＦＥＴＱＩ Ｏ
，Ｑｌ １のドレインと正の電圧端子＋Ｖとの間には、
電流ミラー形態のＰチャンネル負荷ＭＯＳＦＥＴＱ１２
．Ｃ１３が設けられる。
、 ＩＮ （＋）に結合される。これにより、両差動
画路は、共通の入力端子ＩＮ （−） 、 ＩＮ （
＋）を持つようにされる。この差動増幅ＭＯＳＦＥＴＱ
Ｉ Ｏ，Ｑｌ １の共通ソースと負の電圧端子−■との
間には、バイアス電流を流すＮチャンネルＭＯＳＦＥＴ
Ｑ９が設けられる。上記差動増幅ＭＯＳＦＥＴＱＩ Ｏ
，Ｑｌ １のドレインと正の電圧端子＋Ｖとの間には、
電流ミラー形態のＰチャンネル負荷ＭＯＳＦＥＴＱ１２
．Ｃ１３が設けられる。
上記両差動増幅回路は、次のバイアス回路により形成さ
れたバイアス電流によって動作さ、せられる、すなわち
、直列形態にされたＰチャンネルＭＯＳＦＥＴＱ３．Ｃ
２及びＮチャンネＪｌ／ＭＯＳＦＥＴＱＩにより、バイ
アス電流が形成される。上記ＰチャンネルＭＯＳＦＥＴ
Ｑ３は、上記ＭＯＳＦＥＴＱ４とともに電流ミラー形態
にされ、両ＭＯＳＦＥＴＱ３とＣ４のサイズ比に従った
バイアス電流をＭＯＳＦＥＴＱ４から得るものである。
れたバイアス電流によって動作さ、せられる、すなわち
、直列形態にされたＰチャンネルＭＯＳＦＥＴＱ３．Ｃ
２及びＮチャンネＪｌ／ＭＯＳＦＥＴＱＩにより、バイ
アス電流が形成される。上記ＰチャンネルＭＯＳＦＥＴ
Ｑ３は、上記ＭＯＳＦＥＴＱ４とともに電流ミラー形態
にされ、両ＭＯＳＦＥＴＱ３とＣ４のサイズ比に従った
バイアス電流をＭＯＳＦＥＴＱ４から得るものである。
また、ＭＯＳＦＥＴＱＩは、上記ＭＯＳＦＥＴＱ９とと
もに電流ミラー形態にされ、両ＭＯＳＦＥＴＱＩ、Ｑ９
のサイズ比に従ったバイアス電流をＭＯＳＦＥＴＱ９か
ら得るものである。この実施例では、上記ＭＯＳＦＥＴ
Ｑ３とＣ４の比とＭＯ３ＦＢＴＱＩとＱ９との比を等し
くすることによって、両差動増幅回路のバイアス電流を
等しく設定する。
もに電流ミラー形態にされ、両ＭＯＳＦＥＴＱＩ、Ｑ９
のサイズ比に従ったバイアス電流をＭＯＳＦＥＴＱ９か
ら得るものである。この実施例では、上記ＭＯＳＦＥＴ
Ｑ３とＣ４の比とＭＯ３ＦＢＴＱＩとＱ９との比を等し
くすることによって、両差動増幅回路のバイアス電流を
等しく設定する。
プッシュプル形態にされたＰチャンネル出力ＭＯＳＦＥ
ＴＱ１７とＮ ＋ ヤニ／ネル出力ＭＯＳＦＥＴＱ１６
は、それぞれ両差動増幅回路の出力信号によって駆動さ
れる。すなわち、Ｐチャンネル出力ＭＯＳＦＥＴＱ１７
のゲートには、Ｎチャンネル全差動増幅ＭＯＳＦＥＴＱ
Ｉ １のドレイン出力が供給される。Ｎチャンネル出力
ＭＯＳＦＥＴＱ１６のゲートには、Ｐチャンネル型差動
増幅ＭＯＳＦＥＴＱ６のドレイン出力が供給される。
ＴＱ１７とＮ ＋ ヤニ／ネル出力ＭＯＳＦＥＴＱ１６
は、それぞれ両差動増幅回路の出力信号によって駆動さ
れる。すなわち、Ｐチャンネル出力ＭＯＳＦＥＴＱ１７
のゲートには、Ｎチャンネル全差動増幅ＭＯＳＦＥＴＱ
Ｉ １のドレイン出力が供給される。Ｎチャンネル出力
ＭＯＳＦＥＴＱ１６のゲートには、Ｐチャンネル型差動
増幅ＭＯＳＦＥＴＱ６のドレイン出力が供給される。
なお、高域周波数信号におけ番位相補償？ために、出力
ＭＯＳＦＥＴＱ！７４．Ｑ１６のそ糺ぞれのドレイン出
力は、共通の抵抗素子として作用する並列形態のＮチャ
ンネルＭＯＳＦＥＴＱＩ ４゜Ｃ１５とキャパシタＣ１
，Ｃ２を介して高域周波数信号を負帰還させるものであ
る。上記ＭＯＳＦＥＴＱ１４とＣ１５は、それぞれゲー
トに定常的に負の電圧−■と正の電圧＋Ｖが供給される
ことによって抵抗素子としての動作を行う。
ＭＯＳＦＥＴＱ！７４．Ｑ１６のそ糺ぞれのドレイン出
力は、共通の抵抗素子として作用する並列形態のＮチャ
ンネルＭＯＳＦＥＴＱＩ ４゜Ｃ１５とキャパシタＣ１
，Ｃ２を介して高域周波数信号を負帰還させるものであ
る。上記ＭＯＳＦＥＴＱ１４とＣ１５は、それぞれゲー
トに定常的に負の電圧−■と正の電圧＋Ｖが供給される
ことによって抵抗素子としての動作を行う。
この実施例回路においては、無信号時において、差動増
幅ＭＯＳＦＥＴＱ５とＣ６は、それぞれｌ／２のバイア
ス電流を流す、これにより、電流ミラー形態のＭＯＳＦ
ＥＴＱ７とＱＢは、同ｅｔ流を流すので、両ＭＯＳＦＥ
ＴＱ７とＣ８のドレイン電圧は等しくされる。したがっ
て、上記ＭＯＳＦＥＴＱ８のドレイン出力がゲートに供
給された出力ＭＯ，Ｓ Ｆ ＥＴＱ １６は、擬似的に
上記ＭＯＳＦＥＴＱ７と電流ミラー形態にされる。した
がって、上記バイアス電流の設定と、上記ＭＯ５ＦＢＴ
Ｑ７と出力ＭＯ８ＦＥＴＱＩ ６とのサイズ比により、
比較的精度良く出力ＭＯＳＦＥＴＱＩ ６の′ アイド
リング電流を設定することができる。
幅ＭＯＳＦＥＴＱ５とＣ６は、それぞれｌ／２のバイア
ス電流を流す、これにより、電流ミラー形態のＭＯＳＦ
ＥＴＱ７とＱＢは、同ｅｔ流を流すので、両ＭＯＳＦＥ
ＴＱ７とＣ８のドレイン電圧は等しくされる。したがっ
て、上記ＭＯＳＦＥＴＱ８のドレイン出力がゲートに供
給された出力ＭＯ，Ｓ Ｆ ＥＴＱ １６は、擬似的に
上記ＭＯＳＦＥＴＱ７と電流ミラー形態にされる。した
がって、上記バイアス電流の設定と、上記ＭＯ５ＦＢＴ
Ｑ７と出力ＭＯ８ＦＥＴＱＩ ６とのサイズ比により、
比較的精度良く出力ＭＯＳＦＥＴＱＩ ６の′ アイド
リング電流を設定することができる。
上記無信号時に他方の羞勤増１１１Ｍ０３ＦＥＴＱ１０
とＱｌｌは、それぞれ１／２のバイアス電流を流す、こ
れにより、電流ミラー形態のＭＯＳＦＥＴＱ１２とＣ１
３は、同じ電流を流すので、両ＭＯＳＦＥＴＱＩ ２と
Ｃ１３のドレイン電圧は等しくされる。したがって、上
記ＭＯＳＦＥＴＱＩ３のドレイン出力がゲートに供給さ
れた出力ＭＯＳＦＥＴＱ１７は、擬似的に上記ＭＯＳＦ
ＥＴＱ１２と電流ミラー形態にされる。したがって、上
記バイアス電流の設定と、上記ＭＯＳＦＥＴＱＩ２と出
力ＭＯＳＦＥＴＱ１７とのサイズ比により、比較的精度
良く出力ＭＯＳＦＥＴＱ）７のアイドリング電流を設定
することができる。これにより、再出力ＭＯＳＦＥＴＱ
１６．Ｑ１７のアイドリング電流を小さく設定するこた
ができ、はＶＢ級増幅動作を行わせるとこができる。
とＱｌｌは、それぞれ１／２のバイアス電流を流す、こ
れにより、電流ミラー形態のＭＯＳＦＥＴＱ１２とＣ１
３は、同じ電流を流すので、両ＭＯＳＦＥＴＱＩ ２と
Ｃ１３のドレイン電圧は等しくされる。したがって、上
記ＭＯＳＦＥＴＱＩ３のドレイン出力がゲートに供給さ
れた出力ＭＯＳＦＥＴＱ１７は、擬似的に上記ＭＯＳＦ
ＥＴＱ１２と電流ミラー形態にされる。したがって、上
記バイアス電流の設定と、上記ＭＯＳＦＥＴＱＩ２と出
力ＭＯＳＦＥＴＱ１７とのサイズ比により、比較的精度
良く出力ＭＯＳＦＥＴＱ）７のアイドリング電流を設定
することができる。これにより、再出力ＭＯＳＦＥＴＱ
１６．Ｑ１７のアイドリング電流を小さく設定するこた
ができ、はＶＢ級増幅動作を行わせるとこができる。
また、それぞれの振り込み電圧は、前記第２図に示した
レベルシフト回路を介して駆動される出力ＭＯ３ＦＥＴ
（７）ように負荷ＭＯ３ＦＥＴのしきい値電圧による制
約を受けないから、上記Ｂ緩動作と相俟って、比較的小
さなサイズの出力ＭＯ３ＦＥＴにより大きな駆動電流を
得ることができる。
レベルシフト回路を介して駆動される出力ＭＯ３ＦＥＴ
（７）ように負荷ＭＯ３ＦＥＴのしきい値電圧による制
約を受けないから、上記Ｂ緩動作と相俟って、比較的小
さなサイズの出力ＭＯ３ＦＥＴにより大きな駆動電流を
得ることができる。
ちなみに、出力ＭＯＳＦＥＴＱＩ ６のゲート電圧は、
最大ΔＶ （Ｖｏｕｔ −（−Ｖ） −Ｖｔｈｎ Ｖ
ｔｈｐ−ｎフフＱ１６ ）まで上昇できる。
最大ΔＶ （Ｖｏｕｔ −（−Ｖ） −Ｖｔｈｎ Ｖ
ｔｈｐ−ｎフフＱ１６ ）まで上昇できる。
ここで、Ｖｏｕｔは、出力端子ＯＵＴの出力電圧、Ｖ
ｔｈ ｎはＮチャンネルＭＯＳ Ｆ ＥＴのしきい値電
圧、ｖｔｈｐはＰチャンネルＭＯＳ Ｆ ＥＴのしきい
値電圧、Ｉｎは出力ＭＯＳＦＥＴＱＩ ６に流れる電流
、βＱ１６は、出力ＭＯＳＦＥＴＱＩ ６のチャンネル
導電率である。このことは、Ｐチャンネル出力ＭＯＳＦ
ＥＴＱＩ ７においても、はり同様になる。
ｔｈ ｎはＮチャンネルＭＯＳ Ｆ ＥＴのしきい値電
圧、ｖｔｈｐはＰチャンネルＭＯＳ Ｆ ＥＴのしきい
値電圧、Ｉｎは出力ＭＯＳＦＥＴＱＩ ６に流れる電流
、βＱ１６は、出力ＭＯＳＦＥＴＱＩ ６のチャンネル
導電率である。このことは、Ｐチャンネル出力ＭＯＳＦ
ＥＴＱＩ ７においても、はり同様になる。
〔効 果〕
（１）互いにＭＯＳＦＥＴの導電型が対称形態にされた
一対の差動増幅回路によって形成された出力信号により
、プッシュプル形態のＮチャンネルＭＯ３ＦＥＴとＰチ
ャンネルＭＯ３ＦＥＴとを駆動することにより、そのア
イドリング電流の設定をＭＯＳＦＥＴのサイズ比により
精度良く設定することができる。これにより、上記出力
ＭＯ３ＦＥＴをＢ緩動作ないしこれに近い動作点で動作
させることができるから、低消費電力で大きな駆動能力
を得ることができるという効果が得られる。
一対の差動増幅回路によって形成された出力信号により
、プッシュプル形態のＮチャンネルＭＯ３ＦＥＴとＰチ
ャンネルＭＯ３ＦＥＴとを駆動することにより、そのア
イドリング電流の設定をＭＯＳＦＥＴのサイズ比により
精度良く設定することができる。これにより、上記出力
ＭＯ３ＦＥＴをＢ緩動作ないしこれに近い動作点で動作
させることができるから、低消費電力で大きな駆動能力
を得ることができるという効果が得られる。
伐）上記（１）により、出力ＭＯ３ＦＥＴの駆動電圧を
大きくできるから、小さなサイズのＭＯＳＦＥＴによっ
て大きな駆動電流を得ることができるという効果が得ら
れる。
大きくできるから、小さなサイズのＭＯＳＦＥＴによっ
て大きな駆動電流を得ることができるという効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動増幅回路
において、電源リップル除去率を高くするために、電流
ミラー形態の負荷ＭＯ３ＦＥＴのゲートと回路の接地電
位点との間にキャパシタを設ける等のような付加的な回
路を設けるものであってもよい。また、バイアス回路は
、定電流を形成するとともに電流ミラー回路によって差
動増幅回路にバイアス電流を供給するものであれば何で
あってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動増幅回路
において、電源リップル除去率を高くするために、電流
ミラー形態の負荷ＭＯ３ＦＥＴのゲートと回路の接地電
位点との間にキャパシタを設ける等のような付加的な回
路を設けるものであってもよい。また、バイアス回路は
、定電流を形成するとともに電流ミラー回路によって差
動増幅回路にバイアス電流を供給するものであれば何で
あってもよい。
この発明は、ＭＯ３増幅出力回路として、例えばディジ
タル電話交換装置を構成するニーダ／デコーダ等に広く
利用できる。
タル電話交換装置を構成するニーダ／デコーダ等に広く
利用できる。
第１図は、この発明の一実施例を示す回路図、第２図は
、従来のＭＯ３ｉｌＩ幅出力回路の一例を示す回路図で
ある。
、従来のＭＯ３ｉｌＩ幅出力回路の一例を示す回路図で
ある。
Claims (1)
- １．第１導電型のＭＯＳＦＥＴにより構成された差動増
幅ＭＯＳＦＥＴＱ５，Ｑ６と、その共通ソースに設けら
れたＭＯＳＦＥＴＱ４と、上記ＭＯＳＦＥＴＱ５，Ｑ６
のドレインに設けられ、電流ミラー形態の第２導電型の
負荷ＭＯＳＦＥＴＱ７，Ｑ８とからなる第１の差動増幅
回路と、第２導電型のＭＯＳＦＥＴにより構成され、そ
のゲートが上記差動増幅ＭＯＳＦＥＴＱ５，Ｑ６のゲー
トにそれぞれ共通接続された差動増幅ＭＯＳＦＥＴＱ１
０，Ｑ１１と、その共通ソースに設けられたＭＯＳＦＥ
ＴＱ９と、上記ＭＯＳＦＥＴＱ１０，Ｑ１１のドレイン
に設けられ、電流ミラー形態の第１導電型の負荷ＭＯＳ
ＦＥＴＱ１２，Ｑ１３とからなる第２の差動増幅回路と
、上記ＭＯＳＦＥＴＱ４とＱ９にそれぞれ電流ミラー形
態にされたＭＯＳＦＥＴＱ３，Ｑ１を含みバイアス電流
を形成するバイアス回路と、上記第１の差動増幅回路の
出力を受けて、ドレインから出力信号を送出する第２導
電型の出力ＭＯＳＦＥＴＱ１６と、上記第２の差動増幅
回路の出力を受けて上記出力ＭＯＳＦＥＴＱ１６とは相
補的に動作させられ、ドレインから出力信号を送出する
第１導電型の出力ＭＯＳＦＥＴＱ１７とを具備すること
を特徴とするＭＯＳ増幅出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270856A JPS61148906A (ja) | 1984-12-24 | 1984-12-24 | Ｍｏｓ増幅出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270856A JPS61148906A (ja) | 1984-12-24 | 1984-12-24 | Ｍｏｓ増幅出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61148906A true JPS61148906A (ja) | 1986-07-07 |
Family
ID=17491926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270856A Pending JPS61148906A (ja) | 1984-12-24 | 1984-12-24 | Ｍｏｓ増幅出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148906A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151109A (ja) * | 1986-12-15 | 1988-06-23 | Nec Corp | 半波整流器 |
| US5285168A (en) * | 1991-09-18 | 1994-02-08 | Hitachi, Ltd. | Operational amplifier for stably driving a low impedance load of low power consumption |
| US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
| JP2007525886A (ja) * | 2004-01-19 | 2007-09-06 | サムスン エレクトロニクス カンパニー リミテッド | 増幅器と、これを有するデータドライバ及び表示装置 |
-
1984
- 1984-12-24 JP JP59270856A patent/JPS61148906A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151109A (ja) * | 1986-12-15 | 1988-06-23 | Nec Corp | 半波整流器 |
| JPH0783216B2 (ja) * | 1986-12-15 | 1995-09-06 | 日本電気株式会社 | 半波整流器 |
| US5285168A (en) * | 1991-09-18 | 1994-02-08 | Hitachi, Ltd. | Operational amplifier for stably driving a low impedance load of low power consumption |
| US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
| US6002276A (en) * | 1996-11-01 | 1999-12-14 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
| JP2007525886A (ja) * | 2004-01-19 | 2007-09-06 | サムスン エレクトロニクス カンパニー リミテッド | 増幅器と、これを有するデータドライバ及び表示装置 |
| US7683897B2 (en) | 2004-01-19 | 2010-03-23 | Samsung Electronics, Co., Ltd. | Data driver capable of an offset compensation and display apparatus having the same |
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