JPS62185409A - 電圧比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、ＭＯＳＦＥＴ　（絶縁ゲート型電界効果ト
ランジスタ）によって構成された電圧比較回路に関する
もので、たとえば、高周波数の画像信号を２値パタ一ン
信号に変換する電圧比較回路等に利用して有効な技術に
関するものである。

〔従来の技術〕

ＭＯＳＦＥＴにより構成された差動増幅回路については
、たとえば■エレクトロニクスダイジェスト、１９７７
年１１月２０日（寸’　Ｍ　ＯＳ　／　Ｌ　ＳＩの設計
と応用」２５９頁〜２６１頁にその基本的な事項が記載
されており、またそれを応用した電圧比較回路の具体的
な回路構成については、本願発明者等が先に１９８４年
に出願した特願昭５９−２１６３２号に記載されている
。

第２図には、上記本願発明者等によって出願された電圧
比較回路の回路図が示されている。この電圧比較回路は
、たとえば、高速ファクシミリ装置における画像信号を
２値パタ一ン信号に変換するために用いられるものであ
る。同図において、入力信号Ｖｉｎが供給されるＰチャ
ンネル型の差動ＭＯＳＦＥＴＱ１．Ｑ２のゲート間は、
タイミンク信号φ１がロウレベル（φ１がハイレベル）
の期間にオン状態にされるＮチャンネルＭＯＳＦＥＴＱ
ＩＯとＰチャンネルＭＯＳＦＥＴＱＩ　１により短絡し
て、両ゲートの電位は等しくされる。タイミング信号φ
ｌのハイレベルの期間に上記短絡状態を解除して入力信
号Ｖｉｎが供給される。

上記電圧比較回路は、その感度を高くするため、負荷回
路として次のような切り換え回路が設けられる。すなわ
ち、上記Ｐチャンネル型の差動ＭＯ３ＦＢＴＱＩ、Ｑ２
のドレイン側には、それぞれＮチャンネルＭＯＳＦＥＴ
Ｑ３．Ｑ４を設け、それぞれのゲートをドレインと接続
するＮチャンネルＭＯＳＦＥＴＱ５．Ｑ６と、上記ＭＯ
ＳＦＥＴＱ３．Ｑ４のゲート、ドレイン間を交差接続さ
せるＮチャンネルＭＯＳＦＥＴＱ７．ＱＢを設けて、上
記ＭＯＳＦＥＴＱ５．Ｑ６とＭＯＳＦＥＴＱ７゜ＱＢを
上記タイミング信号φ１から遅れて発生するタイミング
信号φ２．！−ＴＴにより交互にオン状態となるように
切り換えるものである。これによって、実質的な増幅動
作を行うときには、上記ＭＯＳＦＥＴＱ７．ＱＢをオン
状態としてＭＯＳＦＥＴＱ３．Ｑ４を交差接続状態とし
、これによる正帰還増幅動作を利用して高速動作を図る
ものである。また、新しい入力信号を取り込む前に上記
ＭＯＳＦＥＴＱ５．Ｑ６をオン状態として前の状態のリ
セットを行うものである。

出力バッファ回路は駆動用ＮチャンネルＭＯＳＦＥＴＱ
１２および負荷用ＰチャンネルＭＯＳＦＥＴＱ１３によ
り構成され、上記差動ＭＯＳＦＥＴＱ２のドレイン電位
が駆動用ＭＯＳＦＥＴＱＩ２のゲートに入力される。Ｍ
ＯＳＦＥＴＱＩ　２のドレインの電位はこの回路の出力
信号として出力端子ＯＵＴから出力される。

〔発明が解決しようとする問題点〕

第２図の電圧比較回路にあっては、オフセットが生じな
いように再入力端子から見た回路を対称としているにも
かかわらず、高速動作における微小電圧に対し、次のよ
うな問題の生じることが本噸発明者等の研究によって明
らかにされた。すなわち、差動ＭＯＳ　Ｆ　ＥＴＱ　ｌ
およびＱＢのドレイン電圧は、前述のようにタイミング
信号φ２の立ち下がり（φ２の立ち上がり）によってＭ
ＯＳＦＥＴＱ５およびＱ６がオン状態となることでＭＯ
ＳＦＥＴＱ３およびＭＯＳ　Ｆ　ＥＴＱ　４のゲート・
ドレイン間が短絡され、Ｖ　ｒｅｓｅｔにリセットされ
る。ところが、差動ＭＯＳＦＥＴＱＩおよびＱＢのドレ
インに接続される負荷バランスをみると、ＭＯＳＦＥＴ
Ｑ２のドレインの方が出力バッファ回路の比較的大きな
サイズとされた駆動用ＭＯＳＦＥＴｄ１２のゲート容量
等の分負荷容量が大きくなる。したがって、高速動作時
において、このＭＯＳＦＥＴＱＩ　２のゲート容量の蓄
積電荷の放電時間によって、差動ＭＯＳＦＥＴＱＩおよ
びＱＢのドレインのリセット電圧Ｖｒｅｓｅｔに微小な
差が生じるとともに、差動ＭＯＳＦＥＴＱＩおよびＱＢ
の差動動作開始時のドレイン電圧の立ち上がりにも微小
な差が生じる。このため、この電圧比較回路の高速動作
時における微小電圧入力に対する判定速度が遅くなり、
入力側から見たオフセット電圧が大きくなってしまう。

この発明の目的は、高精度で高速動作しうる電圧比較回
路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
差動増幅用ＭＯＳＦＥＴの一方のドレインに接続される
出力バッファ回路の駆動用ＭＯＳＦＥＴと同じゲート容
量を持つＭＯＳＦＥＴを、出力バッファ回路の駆動用Ｍ
ＯＳ　Ｆ　ＥＴと対称位置にあたる他の一方のドレイン
に設けるものである。

〔作　　用〕

上記した手段によれば、差動ＭＯＳ　Ｆ　ＥＴのそれぞ
れのドレインに接続される負荷容量が等しくなり、それ
ぞれのドレインのりセント電圧が等しくなるとともに、
差動ＭＯＳＦＥＴの差動動作開始時のドレイン電圧の立
ち上がりにも差が生じないため、高精度で高速動作しう
る電圧比較回路を実現できるものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯ８（相補型ＭＯ
Ｓ）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。なお、同
図において、チャンネル部分に矢印が付加されたＭＯＳ
　Ｆ　ＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。Ｐチャンネル部分　
Ｓ　Ｆ　ＥＴは、このような半導体基板表面に形成され
たソース領域、ドレイン領域およびソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＮチャンネルＭＯＳ　Ｆ　ＥＴ
は、上記半導体基板表面に形成されたＰ型ウェル領域に
形成される。これによって、半導体基板は、その上に形
成された複数のＰチャンネルＭＯＳＦＥＴの共通の基板
ゲートを構成する。Ｐ型ウェル領域は、その上に形成さ
れたＮチャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートを構成
する。ＰチャンネルＭＯＳＦＥＴの基板ゲートである半
導体基板には、回路の電源電圧Ｖｃｃが供給され、Ｎチ
ャンネルＭＯＳＦＥＴの基板ゲートすなわちＰ型ウェル
領域には、原則として回路の接地電位が供給される。

入力信号Ｖｉｎが供給されるＰチャンネル型の差動増幅
用ＭＯＳＦＥＴＱＩとＱ２（７）ゲート間には、反転タ
イミング信号ψ１によって制御されるＮチャンネル型の
スイッチＭＯＳＦＥＴＱＩＯと、上記タイミング信号Ｔ
Ｔを受けるインバータ回路■Ｖの反転出力によって制御
されるＰチャンネル型のスイッチＭＯＳＦＥＴＱＩ　１
が並列形態で設けられる。

上記差動ＭＯＳＦＥＴＱＩ、Ｑ２の共通接続されたソー
スと電源電圧Ｖｃｃとの間には、特に制限されないが、
定電流源としてのＰチャンネルＭＯＳＦＥＴＱ９が設け
られる。このＭＯＳＦＥＴＱ９は、そのゲートに定電圧
ＶＢが供給されることによって、定電流を流すようにさ
れる。上記ＭＯＳＦＥＴＱＩ、Ｑ２のそれぞれのドレイ
ンと回路の接地電位点との間には、ＮチャンネルＭＯＳ
ＦＥＴＱ３．Ｑ４による負荷回路が設けられる。そして
、これらのＭＯＳＦＥＴＱ３．Ｑ４のゲートとドレイン
をそれぞれ接続して上記ＭＯＳＦＥＴＱ３．Ｑ４をダイ
オード形態とするＮチャンネルＭＯＳＦＥＴＱ５．Ｑ６
と、上記ＭＯＳＦＥＴＱ３、Ｑ４のゲートとドレインを
交差接続とするＮチャンネルＭＯＳＦＥＴＱ？、Ｑ８と
が設けられる。上記ＭＯＳＦＥＴＱ５．Ｑ６のゲートに
は、反転タイミング信号φ２が供給され、ＭＯＳＦＥＴ
Ｑ？、Ｑ８のゲートには、非反転タイミング信号φ２が
供給されることによって、上記ＭＯＳＦＥＴＱ５．Ｑ６
とＭＯＳＦＥＴＱ？、Ｑ８とは、相補的な切り換え動作
を行うものである。

特に制限されないが、上記ＭＯＳＦＥＴＱ２のドレイン
は差動増幅回路の出力として、出力バッファ回路の駆動
用ＭＯＳＦＥＴＱＩ　２のゲートに送られる。出力バッ
ファ回路は駆動用のＮチャンネルＭＯＳＦＥＴＱＩ　２
と負荷用のＰチャンネルＭＯＳＦＥＴＱ１３とにより構
成され、ＭＯＳＦＥＴＱ１２のドレイン電圧がこの電圧
比較回路の出力信号として出力端子ＯＵＴから出力され
る。

この出力バッファ回路の駆動用ＭＯＳＦＥＴＱＩ２と対
称的な位置にあたる差動ＭＯＳＦＥＴＱＩのドレインに
は、ＭＯＳＦＥＴＱＩ　２と同じサイズとされることに
よって同じゲート容量を持つ容量バランス用ＭＯＳＦＥ
ＴＱ１４が設けられる。

この実施例回路の動作を第３図に示したタイミング図を
参照して説明する。

上記タイミング信号φｌとφ２は、第３図に示すような
位相関係により形成される。すなわち、そのハイレベル
またはロウレベルが、特に制限されないが、１／４周期
分づつオーバーランプされ、かつタイミング信号φ１が
、特に制限されないが、１／４周期進むように形成され
る。また、これらのタイミング信号φ１．φ２の周波数
は、入力信号Ｖｉｎの最高周波数の２倍以上の高い周波
数に設定される。特に制限されないが、上記入力信号Ｖ
ｉｎは、ファクシミリ等における光電変換された画像信
号であり、この実施例の電圧比較回路によって２値パタ
ーン化を行うものである。

非反転タイミング信号φ１がロウレベルの時、反転タイ
ミング信号７ゴがハイレベルにされ、入力短絡用スイッ
チＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１のオン状態によって
、差動増幅用ＭＯＳＦＥＴＱＩ。

Ｑ２のゲートは短絡され、等しいレベルにされる。

また、タイミング信号φ２のロウレベルの時、スイッチ
ＭＯＳＦＥＴＱ５とＱ６はオン状態にされる。これによ
って、ＭＯＳ　Ｆ　ＥＴＱ　３とＱ４は、ダイオード接
続されるため、上記ＭＯＳＦＥＴＱ１とＱ２のドレイン
電圧Ａ、ＢをＭＯＳ　Ｆ　ＥＴＱ３およびＱ４のしきい
値電圧で決まるリセ・ノド電圧Ｖｒｅｓｅｔとする。こ
の時、差動ＭＯＳ　Ｆ　ＥＴＱ２のドレインには出力バ
ッファ回路の駆動用ＭＯＳＦＥＴＱ１２が接続され、そ
のゲート容量の蓄積電荷の放電も同時に行われるが、差
動Ｍ　ＯＳ　ＦＥＴＱｌのドレインにもＭＯＳＦＥＴＱ
Ｉ　２と同じゲート容量を持つＭＯＳＦＥＴＱＩ　４が
接続されているので、差動ＭＯＳＦＥＴＱＩおよびＱ２
のドレイン電圧の変化は同じになる。

タイミング信号φ１がロウレベルからハイレベルにされ
ると、上記スイッチＭＯＳＦＥＴＱＩ　Ｏ。

Ｑｌｌはオフ状態にされ、差動増幅用ＭＯＳＦＥＴＱＩ
、Ｑ２のゲートには、入力信号Ｖｉｎが供給される。た
とえば、入力信号ＶｉｎによりＭＯ３ＦＥ’ｌ’Ｑｌの
ゲート電圧がＭＯＳ　Ｆ　ＥＴＱ　２のゲート電圧より
高い場合、ＭＯＳＦＥＴＱ２を通して多くの電流が流れ
る０次に、１／４周期遅れてタイミング信号φ２がロウ
レベルからハイレベルにされると、上記スイッチＭＯＳ
ＦＥＴＱ５．Ｑ６がオフ状態に、スイッチＭＯＳＦＥＴ
Ｑ？、ＱＢがオン状態に切り換えられるため、ＭＯＳＦ
ＥＴＱ３とＱ４のゲート、ドレイン間が交差接続され、
これらのＭＯＳ　Ｆ　ＥＴＱ　３とＱ４はラッチ形態に
される。これにより、上記差動増幅用Ｍ　ＯＳ　Ｆ　Ｅ
ＴＱＩ、Ｑ２の増幅出力をランチ形態にされたＭＯＳＦ
ＥＴＱ３．Ｑ４が正帰還増幅動作を行うことになるので
、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１のドレイン電圧Ａはロ
ーレベルに、ＭＯＳＦＥ’ｒＱ２のドレイン電圧Ｂはハ
イレベルに急峻に変化する。このＭＯ５Ｆ　ＥＴＱ　２
のドレイン電圧Ｂのハイレベルは、出力バッファ回路の
駆動用ＭＯＳＦＥＴＱ１２のゲート電圧として与えられ
、反転されて出力端子ＯＵＴからローレベルが出力され
、入力信号Ｖｉｎに従った２値パタ一ン侶号を形成する
ことができる。このような差動増幅動作時においても、
差動ＭＯＳＦＥＴＱＩのドレインには、差動ＭＯＳＦＥ
ＴＱ２のドレインに接続される出力バッファ回路の駆動
用ＭＯＳＦＥＴＱＩ　２と同じゲート容量を持つ容量バ
ランス用ＭＯＳＦＥＴＱＩ　４が接続されているため、
両差動ＭＯＳＦＥＴＱＩＳＱ２のドレインの負荷容量が
同じにされるから、その出力電圧は入力電圧に従って変
化するものとなる。

なお、入力信号Ｖｉｎが上記の場合と逆ならば、ＭＯＳ
ＦＥＴＱＩのドレイン電圧Ａがハイレベルに、ＭＯＳＦ
ＥＴＱ２のドレイン電圧Ｂがロウレベルにされ、出力端
子ＯＵＴからハイレベルが出力される。

以上の実施例の動作から、次の効果が得られる。

すなわち、 ＋１）電圧比較動作を行う差動増幅用ＭＯＳ　Ｆ　ＥＴ
の一方のドレイン側に接続される出力バッファ回路の駆
動用ＭＯＳ　Ｆ　ＥＴと同じデート容量を持つ容量バラ
ンス用のＭＯＳＦＥＴを他の一方の差動ＭＯＳＦＥＴの
ドレインにも接続することで、差動増幅用ＭＯＳ　Ｆ　
ＥＴの負荷バランスをとることにより、高速動作時にお
ける電圧比較回路の微小人力に対する感度を向上させる
ことができるという効果が得られる。

（２）上記（１）項により、高速動作時における入力側
からみたオフセントが解消され、電圧比較回路の微小入
力端子に対する精度が向上できるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進段しない範囲で種々変更可
能であることはいうまでもない。たとえば、差動増幅用
ＭＯＳＦＥＴＱＩ、Ｑ２のドレインには、そのゲート容
量のフィードスルーによるノイズを防止するため、差動
増幅動作時のドレインのハイレベル電位を制限するため
の定電圧素子等が接続されるものであってもよい。

また、出力バッファ回路の駆動用ＭＯＳ　Ｆ　ＥＴＱ１
２のゲートと負荷バランス用ＭＯＳＦＥＴＱＩ４のゲー
トはそれぞれ入れ換わって、反対側の差動ＭＯＳＦＥＴ
のドレインに接続されるものであってもよい。さらに、
差動増幅用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの共通ソースに接続さ
れるＭ　ＯＳ　Ｆ　Ｅ　Ｔによる定電流源に代え抵抗手
段を用いるものであってもよいし、ＭＯＳＦＥＴの導電
型の組み合わせは、種々の変形を採ることができるもの
である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速ファクシミリ装
置における画＠ｆ言号を２１直パタ一ン信号に変換する
ための電圧比較回路に適用した場合について説明したが
、それに限定されるものではなく、たとえば、各種のＡ
Ｄ変換器における電圧比較回路などに通用できる。本発
明は、少なくともＭＯＳ　Ｆ　ＥＴにより構成される差
動増幅回路を有する電圧比較回路を用いる条件のものに
は通用できる。

〔発明の効果〕

本願において開示される発明のうら代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわら、ＭＯ３Ｉ”ＥＴにより構成される電圧比
較回路の差動増幅回路の容量負荷のアンバランスを解消
することで、高粘度で高速動作し・）る電圧比較回路を
実現するものである。

【図面の簡単な説明】

第１図は、この発明に係る電圧比較回路の一実施例を示
す回路図、 第２図は、本願発明者等において本ＷＲ発明に先立って
開発された電圧比較回路を示す回路図、第３図は、その
動作の一例を説明するためのタイミング図である。 ＱＩ　Ｑ２、Ｑ９、 Ｑｌ１、Ｑ１３・・・・・ＰチャンネルＭＯ３ＦＥ’Ｔ
”Ｑ３〜Ｑ８、ＱＩＯ。 Ｑ１２、Ｑ１４・・・・・ＮチャンネルＭ　ＯＳ　Ｆ　
Ｅ　ＴＩＶ・・・・・−・・・ｆシバ−２回路φ１、φ
２・・・・・り・イミング信号Ａ、Ｂ・・・・・・・Ｑ
ＩＳＱ２のドレイン電圧第１図 第　２　図 第３図 ＾・Ｂ−Ｃ二二ア

Claims (1)

1. 【特許請求の範囲】 １、第１のタイミング信号に従って一対の入力端子間が
   短絡される差動形態の２つの入力ＭＯＳＦＥＴ（Ｑ１、
   Ｑ２）と、この差動形態のＭＯＳＦＥＴ（Ｑ１、Ｑ２）
   のそれぞれのドレインに設けられ、第２のタイミング信
   号に従ってスイッチＭＯＳＦＥＴによりゲートとドレイ
   ン間がダイオード接続と交差接続に切り換えられる一対
   のＭＯＳＦＥＴ（Ｑ３、Ｑ４）からなる負荷回路と、駆
   動用ＭＯＳＦＥＴと負荷用ＭＯＳＦＥＴとにより構成さ
   れ、その駆動用ＭＯＳＦＥＴのゲートが上記一対のＭＯ
   ＳＦＥＴ（Ｑ３、Ｑ４）からなる負荷回路の一方のＭＯ
   ＳＦＥＴのドレインに接続された出力バッファ回路と、
   そのゲートが上記一対のＭＯＳＦＥＴ（Ｑ３、Ｑ４）か
   らなる負荷回路の他の一方のＭＯＳＦＥＴのドレインに
   接続された容量バランス用の容量手段とを含むことを特
   徴とする電圧比較回路。 ２、上記容量手段は上記出力バッファ回路の駆動用ＭＯ
   ＳＦＥＴと同じサイズにされ、同値のゲート容量をもつ
   ようにされたＭＯＳＦＥＴであることを特徴とする特許
   請求の範囲第１項記載の電圧比較回路。