JPS60213118A - 電圧比較回路 - Google Patents
電圧比較回路Info
- Publication number
- JPS60213118A JPS60213118A JP6769884A JP6769884A JPS60213118A JP S60213118 A JPS60213118 A JP S60213118A JP 6769884 A JP6769884 A JP 6769884A JP 6769884 A JP6769884 A JP 6769884A JP S60213118 A JPS60213118 A JP S60213118A
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- JP
- Japan
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- voltage
- differential
- circuit
- level
- drain
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート型電界効果ト
ランジスタ）によって構成された電圧比較回路に関する
もので、例えば、高周波数の画像信号を２値パタ一ン信
号に変換する電圧比較回路に利用して有効な技術に関す
るものである。
ランジスタ）によって構成された電圧比較回路に関する
もので、例えば、高周波数の画像信号を２値パタ一ン信
号に変換する電圧比較回路に利用して有効な技術に関す
るものである。
この発明に先立って第１図に示すような電圧比較回路が
開発された。この電圧比較回路は、例えば、高速ファク
ヒミリ装置における画像信号を２値パタ一ン信号に変換
するために用いられる。この電圧比較回路は、タイミン
グ（サンプリング）信号φのハイレベルによりＭＯ３Ｆ
ＥＴＱ６とＭＯ３ＦＥＴＱ７．Ｑ８をオン状態とし、上
記タイミング信号φの反転信号φΦロウレベルによって
入力信号Ｖｉｎを取り込むＭＯ３ＦＥＴＱ５をオフ状態
とし、電圧比較動作を行う差動ＭＯ３ＦＥＴＱｌ、Ｃ２
のゲートに同じ基準電圧Ｖ ｒｅｆを供給するとともに
、上記差動ＭＯＳＦＥＴＱＩ、Ｃ２のドレインに一方の
電極がそれぞれ接続されたキャパシタＣ１，Ｃ２の他方
の電極に電源電圧ＶＤＤのはＶ’ １ ／ ２の電圧を
供給する。これにより、差動ＭＯ５ＦＥＴＱＩ、Ｃ２に
おけるオフセット電圧をキャパシタＣＩ、Ｃ２に蓄積し
て、他方の電極における電圧を等しくする。これによっ
て、タイミング信号φΦロウレベルにより上記ＭＯ３Ｆ
ＥＴＱ６〜Ｑ８をオフ状態とし、タイミング信号φのハ
イレベルにより上記ＭＯ３ＦＥＴＱ５をオン状態として
入力信号Ｖｉｎのレベル判定を行うとき、上記キャパシ
タＣＩ、Ｃ２の他方の電極から電圧比較出力０ＵＴＩ、
０ＵＴ２を取り出すようにするものである。これによっ
て、キャパシタＣ１、Ｃ２に上記オフセット電圧が保持
されたままとなるため、一対の電圧比較出力０ＵＴＩ、
０ＵＴ２は差動ＭＯ３ＦＥＴＱＩ、Ｃ２におけるオフセ
ット電圧をキャンセルすることができる。
開発された。この電圧比較回路は、例えば、高速ファク
ヒミリ装置における画像信号を２値パタ一ン信号に変換
するために用いられる。この電圧比較回路は、タイミン
グ（サンプリング）信号φのハイレベルによりＭＯ３Ｆ
ＥＴＱ６とＭＯ３ＦＥＴＱ７．Ｑ８をオン状態とし、上
記タイミング信号φの反転信号φΦロウレベルによって
入力信号Ｖｉｎを取り込むＭＯ３ＦＥＴＱ５をオフ状態
とし、電圧比較動作を行う差動ＭＯ３ＦＥＴＱｌ、Ｃ２
のゲートに同じ基準電圧Ｖ ｒｅｆを供給するとともに
、上記差動ＭＯＳＦＥＴＱＩ、Ｃ２のドレインに一方の
電極がそれぞれ接続されたキャパシタＣ１，Ｃ２の他方
の電極に電源電圧ＶＤＤのはＶ’ １ ／ ２の電圧を
供給する。これにより、差動ＭＯ５ＦＥＴＱＩ、Ｃ２に
おけるオフセット電圧をキャパシタＣＩ、Ｃ２に蓄積し
て、他方の電極における電圧を等しくする。これによっ
て、タイミング信号φΦロウレベルにより上記ＭＯ３Ｆ
ＥＴＱ６〜Ｑ８をオフ状態とし、タイミング信号φのハ
イレベルにより上記ＭＯ３ＦＥＴＱ５をオン状態として
入力信号Ｖｉｎのレベル判定を行うとき、上記キャパシ
タＣＩ、Ｃ２の他方の電極から電圧比較出力０ＵＴＩ、
０ＵＴ２を取り出すようにするものである。これによっ
て、キャパシタＣ１、Ｃ２に上記オフセット電圧が保持
されたままとなるため、一対の電圧比較出力０ＵＴＩ、
０ＵＴ２は差動ＭＯ３ＦＥＴＱＩ、Ｃ２におけるオフセ
ット電圧をキャンセルすることができる。
しかしながら、このようなオフセットキャンセル回路を
用いた場合には、次のような新たな問題の生じることが
本願発明者の研究によって明らかにされた。すなわち、
上記電圧比較動作によって出力された電圧の大小によっ
て、言い換えるならば、差動ＭＯ３ＦＥＴＱ１．Ｑ２に
おけるドレイン電圧差の大小によって、キャパシタＣＩ
、Ｃ２のクリア動作に比較的長い時間を要することにな
るため高速動作が行えない。なぜなら、タイミング信号
φのハイレベルによって、差動ＭＯ３ＦＥＴＱＩ、Ｃ２
のゲートに同じ基準電圧Ｖｒａｆを供給してドレイン電
圧をオフセント電圧に従ったはｙ゛等しい電圧にすると
き、上記ドレイン電圧の差が大きいと、所望の増幅利得
を得るために大きなインピーダンス特性にされた負荷Ｍ
Ｏ３ＦＥＴＱ３、Ｃ４を通して行われるキャパシタＣＩ
、Ｃ２の充放電に長時間を要してしまうからである。Ｍ
ＯＳＦＥＴによって構成された増幅回路については、特
願昭５８−８２７３５号に詳しく述べられている。
用いた場合には、次のような新たな問題の生じることが
本願発明者の研究によって明らかにされた。すなわち、
上記電圧比較動作によって出力された電圧の大小によっ
て、言い換えるならば、差動ＭＯ３ＦＥＴＱ１．Ｑ２に
おけるドレイン電圧差の大小によって、キャパシタＣＩ
、Ｃ２のクリア動作に比較的長い時間を要することにな
るため高速動作が行えない。なぜなら、タイミング信号
φのハイレベルによって、差動ＭＯ３ＦＥＴＱＩ、Ｃ２
のゲートに同じ基準電圧Ｖｒａｆを供給してドレイン電
圧をオフセント電圧に従ったはｙ゛等しい電圧にすると
き、上記ドレイン電圧の差が大きいと、所望の増幅利得
を得るために大きなインピーダンス特性にされた負荷Ｍ
Ｏ３ＦＥＴＱ３、Ｃ４を通して行われるキャパシタＣＩ
、Ｃ２の充放電に長時間を要してしまうからである。Ｍ
ＯＳＦＥＴによって構成された増幅回路については、特
願昭５８−８２７３５号に詳しく述べられている。
この発明の目的は、高速動作と精度の向上を図った電圧
比較回路を提供することにある。
比較回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なもののＩＩ
Ａ要を簡単に説明すれば、下記の通りである。
Ａ要を簡単に説明すれば、下記の通りである。
すなわち、キャパシタを利用したオフセット電圧。
ンセル回路を有する差動ＭＯ３ＦＥＴのドレイン出力に
、レベルリミッタ回路を設けることによって、その出力
電圧差を小さくしてキヤ、＜シタのクリアに要する時間
の短縮化を図るものである。
、レベルリミッタ回路を設けることによって、その出力
電圧差を小さくしてキヤ、＜シタのクリアに要する時間
の短縮化を図るものである。
第２図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の半導体集積回路の製造
技術によって、特に制限されなし）が、単結晶シリコン
のような半導体基板上におし）で形成される。
る。同図の各回路素子は、公知の半導体集積回路の製造
技術によって、特に制限されなし）が、単結晶シリコン
のような半導体基板上におし）で形成される。
この実施例では、特に制限されないが、Ｐチャンネル差
動ＭＯ３ＦＥＴＱＩ、Ｃ２の共通化されたソースと電源
電圧ＶＤＤとの間に、動作電流を形成する定電流源ｔｏ
が設けられる。これらの差動ＭＯ３ＦＥＴＱＩ、Ｃ２の
ドレインと回路の接地電位Ｖｓｓとの間には、負荷手段
としてのＮチャンネルＭＯ３ＦＥＴＱ３．Ｃ４がそれぞ
れ設けられる。これらのＭＯ３ＦＥＴＱ３．Ｃ４のゲー
トには、所定のバイアス電圧ＶＢが供給されることによ
って、比較的大きなインピーダンスをもつように設定さ
れる。これによって、差動ＭＯ５ＦＥＴＱｌ、Ｃ２によ
る増幅利得を比較的大きな値に設定するものである。
動ＭＯ３ＦＥＴＱＩ、Ｃ２の共通化されたソースと電源
電圧ＶＤＤとの間に、動作電流を形成する定電流源ｔｏ
が設けられる。これらの差動ＭＯ３ＦＥＴＱＩ、Ｃ２の
ドレインと回路の接地電位Ｖｓｓとの間には、負荷手段
としてのＮチャンネルＭＯ３ＦＥＴＱ３．Ｃ４がそれぞ
れ設けられる。これらのＭＯ３ＦＥＴＱ３．Ｃ４のゲー
トには、所定のバイアス電圧ＶＢが供給されることによ
って、比較的大きなインピーダンスをもつように設定さ
れる。これによって、差動ＭＯ５ＦＥＴＱｌ、Ｃ２によ
る増幅利得を比較的大きな値に設定するものである。
上記構成の差動回路には、オフセットキャンセル回路を
構成する以下の各回路素子が設けられる。
構成する以下の各回路素子が設けられる。
すなわち、差動ＭＯ３ＦＥＴＱＩのゲートには、反転タ
イミング信号φによって制御されるＮチャンネル伝送ゲ
ートＭＯ３ＦＥＴＱ５を介して入力電圧Ｖｉｎが供給さ
れる。また、差動ＭＯＳ Ｆ ＥＴＱ２のゲートには、
レベル判定のための基準電圧Ｖｒｅｆが供給される。そ
して、上記両ＭＯ３ＦＥＴＱＩ、Ｃ２のゲート間には、
タイミング信号φにより制御されるＮチャンネルＭＯ３
ＦＥＴＱ６が設けられる。そして、上記差動ＭＯ３ＦＥ
ＴＱ１、Ｃ２のドレインには、それぞれキャパシタＣ１
、Ｃ２の一方の電極が接続され、このキャパシタＣＩ、
Ｃ２を通して出力信号０ＵＴ１．０ＵＴ２を得るもので
ある。また、上記キャパシタＣＩ。
イミング信号φによって制御されるＮチャンネル伝送ゲ
ートＭＯ３ＦＥＴＱ５を介して入力電圧Ｖｉｎが供給さ
れる。また、差動ＭＯＳ Ｆ ＥＴＱ２のゲートには、
レベル判定のための基準電圧Ｖｒｅｆが供給される。そ
して、上記両ＭＯ３ＦＥＴＱＩ、Ｃ２のゲート間には、
タイミング信号φにより制御されるＮチャンネルＭＯ３
ＦＥＴＱ６が設けられる。そして、上記差動ＭＯ３ＦＥ
ＴＱ１、Ｃ２のドレインには、それぞれキャパシタＣ１
、Ｃ２の一方の電極が接続され、このキャパシタＣＩ、
Ｃ２を通して出力信号０ＵＴ１．０ＵＴ２を得るもので
ある。また、上記キャパシタＣＩ。
Ｃ２の他方の電極と、特に制限されないが、はゾ電源電
圧ＶＤＤの半分に設定された電圧Ｖ ＤＤ ／ ２との
間には、上記タイミング信号φによって制御されるＮチ
ャンネルＭＯ３ＦＥＴＱ？、Ｃ８が設けられる。
圧ＶＤＤの半分に設定された電圧Ｖ ＤＤ ／ ２との
間には、上記タイミング信号φによって制御されるＮチ
ャンネルＭＯ３ＦＥＴＱ？、Ｃ８が設けられる。
さらに、この実施例では、高速動作化を実現するため、
上記差動ＭＯ３ＦＥＴＱＩ、Ｃ２のドレインには、レベ
ルリミッタ回路が設けられる。この実施例におけるレベ
ルリミッタ回路は、そのソースがそれぞれ上記ＭＯ３Ｆ
ＥＴＱ１．Ｑ２のドレインに接続されたＰチャンネルＭ
Ｏ３ＦＥＴＱ９、Ｑ１０が用いられる。これらのＭＯ３
ＦＥＴＱ９．ＱＩＯのゲートに、一定のレベルリソミツ
電圧ＶＬを供給するものである。そして、上記ＭＯ３Ｆ
ＥＴＱ９．ＱＩＯのドレインは、回路の接地電位Ｖｓｓ
に接続される。
上記差動ＭＯ３ＦＥＴＱＩ、Ｃ２のドレインには、レベ
ルリミッタ回路が設けられる。この実施例におけるレベ
ルリミッタ回路は、そのソースがそれぞれ上記ＭＯ３Ｆ
ＥＴＱ１．Ｑ２のドレインに接続されたＰチャンネルＭ
Ｏ３ＦＥＴＱ９、Ｑ１０が用いられる。これらのＭＯ３
ＦＥＴＱ９．ＱＩＯのゲートに、一定のレベルリソミツ
電圧ＶＬを供給するものである。そして、上記ＭＯ３Ｆ
ＥＴＱ９．ＱＩＯのドレインは、回路の接地電位Ｖｓｓ
に接続される。
次に、この実施例回路の動作を説明する。
タイミング信号φがハイレベルの時、ＭＯ３ＦＥＴＱ６
〜Ｑ８がオン状態となついる。また、その反転タイミン
グ信号７がロウレベルになるので、上記入力信号Ｖｉｎ
を取り込むＭＯ３ＦＥＴＱ５がオフ状態なついる。した
がって、差動ＭＯ３ＦＥＴＱ１．Ｑ２のゲートには、共
に基準電圧Ｖ ｒｅｆが供給され、キャパシタＣ１，Ｃ
２の他方の電極には同じ電圧Ｖ／２が供給される。した
がって、この時に、差動ＭＯ３ＦＥＴＱＩ、Ｑｌ、ｌ！
＋るオフセット電圧がキャパシタＣＩ、Ｃ２に蓄積され
ることになる。
〜Ｑ８がオン状態となついる。また、その反転タイミン
グ信号７がロウレベルになるので、上記入力信号Ｖｉｎ
を取り込むＭＯ３ＦＥＴＱ５がオフ状態なついる。した
がって、差動ＭＯ３ＦＥＴＱ１．Ｑ２のゲートには、共
に基準電圧Ｖ ｒｅｆが供給され、キャパシタＣ１，Ｃ
２の他方の電極には同じ電圧Ｖ／２が供給される。した
がって、この時に、差動ＭＯ３ＦＥＴＱＩ、Ｑｌ、ｌ！
＋るオフセット電圧がキャパシタＣＩ、Ｃ２に蓄積され
ることになる。
次に、タイミング信号φΦロウレベルに、その反転タイ
ミング信号７がハイレベルになると、上記ＭＯ３ＦＥＴ
Ｑ６〜Ｑ８がオフ状態に、上記ＭＯ３ＦＥＴＱ５がオン
状態に切り替わる。これによって、差動ＭＯ３ＦＥＴＱ
１．Ｑ２は、上記基準電圧Ｖｒｅｆに対する入力信号ｖ
ｌｎとの電圧差に従った電圧をドレインから送出する。
ミング信号７がハイレベルになると、上記ＭＯ３ＦＥＴ
Ｑ６〜Ｑ８がオフ状態に、上記ＭＯ３ＦＥＴＱ５がオン
状態に切り替わる。これによって、差動ＭＯ３ＦＥＴＱ
１．Ｑ２は、上記基準電圧Ｖｒｅｆに対する入力信号ｖ
ｌｎとの電圧差に従った電圧をドレインから送出する。
このドレイン出力電圧は、上記キャパシタＣＩ、Ｃ２を
介して出力信号０ＵＴＩ、０ＵＴ２として送出される。
介して出力信号０ＵＴＩ、０ＵＴ２として送出される。
この時、上記キャパシタＣＩ、Ｃ２には上記オフセント
電圧が保持されているため、出力信号０ＵＴ１．０ＵＴ
２にはオフセット電圧分が相殺されて出力される。
電圧が保持されているため、出力信号０ＵＴ１．０ＵＴ
２にはオフセット電圧分が相殺されて出力される。
上記基準電圧Ｖｒｅｆと入力信号Ｖｉｎとのレベル差が
大きな場合、差動ＭＯ３ＦＥＴＱＩ、Ｃ２の増幅動作に
よる利得に従ってドレイン電圧を大きく変化させる。こ
のとき、レベルリミッタ電圧ＶＬを基準としてＭＯ３Ｆ
ＥＴＱ９．ＱＩＯのしきい値電圧を超えるように上記ド
レイン電圧が変化しようとすると、上記ＭＯ５ＦＥＴＱ
９．ＱＩＯがオン状態になるため、実質的に負荷抵抗値
が急激に小さくなる。これによって、その増幅利得が制
限されるため、上記差動ＭＯ３ＦＥＴＱＩ又はＣ２のド
レイン電圧は、ある一定のレベルで実質的に制限される
ものとなる。
大きな場合、差動ＭＯ３ＦＥＴＱＩ、Ｃ２の増幅動作に
よる利得に従ってドレイン電圧を大きく変化させる。こ
のとき、レベルリミッタ電圧ＶＬを基準としてＭＯ３Ｆ
ＥＴＱ９．ＱＩＯのしきい値電圧を超えるように上記ド
レイン電圧が変化しようとすると、上記ＭＯ５ＦＥＴＱ
９．ＱＩＯがオン状態になるため、実質的に負荷抵抗値
が急激に小さくなる。これによって、その増幅利得が制
限されるため、上記差動ＭＯ３ＦＥＴＱＩ又はＣ２のド
レイン電圧は、ある一定のレベルで実質的に制限される
ものとなる。
この実施例においては、上記レベルリミッタ回路により
、差動ＭＯ３ＦＥＴＱＩ、Ｃ２のドレイン電圧を制限す
ることによって、キャパシタＣＩ。
、差動ＭＯ３ＦＥＴＱＩ、Ｃ２のドレイン電圧を制限す
ることによって、キャパシタＣＩ。
Ｃ２のリセット時間の短縮化を図ることによって、高速
動作を実現するものである。
動作を実現するものである。
なお、特に制限されないが、上記一対の出力信号０ＵＴ
Ｉ、０ＵＴ２は、ランチ回路に入力され、ここで２値パ
タ一ン信号が形成される。
Ｉ、０ＵＴ２は、ランチ回路に入力され、ここで２値パ
タ一ン信号が形成される。
（１）差動ＭＯ３ＦＥＴＱＩ、Ｃ２のドレインの信号振
幅を制限することによって、オフセットキャンセル用の
キャパシタＣＩ、Ｃ２のリセットに要する時間の短縮化
を図るこたとができる。これによって、入力信号Ｖｉｎ
の高速サンプリング化、言い換えれば、高速の電圧比較
動作を実現することができるという効果が得られる。
幅を制限することによって、オフセットキャンセル用の
キャパシタＣＩ、Ｃ２のリセットに要する時間の短縮化
を図るこたとができる。これによって、入力信号Ｖｉｎ
の高速サンプリング化、言い換えれば、高速の電圧比較
動作を実現することができるという効果が得られる。
（２）オフ−セットキャンセル回路を設けることによっ
て、高精度の電圧比較動作を行うことができるという効
果が得られる。
て、高精度の電圧比較動作を行うことができるという効
果が得られる。
（３）レベルリミッタ回路として、一定のレベル以上の
出力信号によってオン状態となるＭＯＳ Ｆ ＥＴＱ９
．ＱＩＯを用いることによって、実質的な増幅利得を低
下させることなく、高精度で高速の電圧比較回路を得る
ことができるという効果が得られる。
出力信号によってオン状態となるＭＯＳ Ｆ ＥＴＱ９
．ＱＩＯを用いることによって、実質的な増幅利得を低
下させることなく、高精度で高速の電圧比較回路を得る
ことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、レベルリミッ
タ回路は、上記差動ＭＯ３ＦＥＴ０１．Ｑ２のドレイン
間の双方向に向くダイオード（ダイオード形態のＭＯＳ
ＦＥＴを含む）等種々の実施形態を採ることができるも
のである。また、上記一対の出力信号０ＵＴＩ。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、レベルリミッ
タ回路は、上記差動ＭＯ３ＦＥＴ０１．Ｑ２のドレイン
間の双方向に向くダイオード（ダイオード形態のＭＯＳ
ＦＥＴを含む）等種々の実施形態を採ることができるも
のである。また、上記一対の出力信号０ＵＴＩ。
０ＵＴ２を受けて、２値信号を形成する回路は、何であ
ってもよい。さらに、ＭＯＳ Ｆ ＥＴの導電型の組み
合わせは、種々の変形を採ることができるものである。
ってもよい。さらに、ＭＯＳ Ｆ ＥＴの導電型の組み
合わせは、種々の変形を採ることができるものである。
この発明は、電圧比較回路として広く利用できるもので
ある。
ある。
第１図は、本願発明に先立って開発された電圧比較回路
の一例を示す回路図、 第２図は、この発明に係る電圧比較回路の一実施例を示
す回路図である。 代理人弁理士 高欄 明夫 ○
の一例を示す回路図、 第２図は、この発明に係る電圧比較回路の一実施例を示
す回路図である。 代理人弁理士 高欄 明夫 ○
Claims (1)
- １．入力信号と基準電圧とをそれぞれ受ける差動ＭＯ，
５ＦＥＴＱ１．Ｑ２と、これらのＭＯ３ＦＥＴＱＩ、Ｑ
２のドレインにそれぞれ設けられた負荷手段と、上記差
動ＭＯＳ Ｆ ＥＴＱ １ 、 Ｑ ２のドレイン出力
電圧差を一定の信号振幅に制限するレベルリミッタ回路
と、上記差動ＭＯＳ Ｆ ＥＴＱ ＩＯ２のゲートを短
絡して共通の電圧を供給するとともに、上記差動ＭＯ３
ＦＥＴＱＩ、Ｑ２のドレインにそれぞれ一方の電極が接
続された一対のキャパシタの他方の電極に同じ電圧を供
給するオフセットキャンセル回路とを含み、上記一対の
キャパシタの他方の電極から一対の晶力信号を得るもの
としたことを特徴とする電圧比較回路。 ２、上記差動ＭＯ３ＦＥＴＱ１．．Ｑ２は、第１導電型
のＭＯＳ Ｆ ＥＴであり、上記レベルリミッタ回路は
、ゲートに一定の電圧が供給され、上記負荷手段に並列
形態にされた第１導電型の一対のＭＯＳＦＥＴにより構
成されるものであることを特徴とする特許請求の範囲第
１項記載の電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6769884A JPS60213118A (ja) | 1984-04-06 | 1984-04-06 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6769884A JPS60213118A (ja) | 1984-04-06 | 1984-04-06 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60213118A true JPS60213118A (ja) | 1985-10-25 |
Family
ID=13352430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6769884A Pending JPS60213118A (ja) | 1984-04-06 | 1984-04-06 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60213118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288665B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
-
1984
- 1984-04-06 JP JP6769884A patent/JPS60213118A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288665B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
| US6288668B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
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