JPS6245203A - Ｍｏｓ増幅出力回路 - Google Patents
Ｍｏｓ増幅出力回路Info
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- JPS6245203A JPS6245203A JP60184103A JP18410385A JPS6245203A JP S6245203 A JPS6245203 A JP S6245203A JP 60184103 A JP60184103 A JP 60184103A JP 18410385 A JP18410385 A JP 18410385A JP S6245203 A JPS6245203 A JP S6245203A
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- mosfet
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- current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート型電界効果ト
ランジスタ）により構成された増幅出力回路に関するも
ので、アナログ増幅出力回路に利用して有効な技術に関
するものである。
ランジスタ）により構成された増幅出力回路に関するも
ので、アナログ増幅出力回路に利用して有効な技術に関
するものである。
ＭＯＳＦＥＴにより構成されたアナログ増幅出力回路と
して、第３図に示したような回路が、例えば工・イイー
イーイー ジャーナル オプ ソリフトステート サー
キット（ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ ５ｏｌｉｄ
−Ｓｔａｔｅ Ｃ１ｒｃｕｉｔｓ ） Ｖｏｌ ５Ｃ
ＩＴ Ｎ１１６ （１９１３２年１２月）頁９６９〜
頁９８２によつて公知である。
して、第３図に示したような回路が、例えば工・イイー
イーイー ジャーナル オプ ソリフトステート サー
キット（ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ ５ｏｌｉｄ
−Ｓｔａｔｅ Ｃ１ｒｃｕｉｔｓ ） Ｖｏｌ ５Ｃ
ＩＴ Ｎ１１６ （１９１３２年１２月）頁９６９〜
頁９８２によつて公知である。
差動増幅回路の出力は、そのままＰチャンネル出力ＭＯ
ＳＦＥＴＱ４０を駆動する。上記差動増幅回路の出力は
、ソースフォロワ回路を構成するＭＯＳＦＥＴＱ３８に
よってレベルシフトされ、上記出力ＭＯＳＦＥＴＱ４０
とプッシュプル形態にされたＮチャンネル出力ＭＯＳＦ
ＥＴＱ４１を駆動するものである。
ＳＦＥＴＱ４０を駆動する。上記差動増幅回路の出力は
、ソースフォロワ回路を構成するＭＯＳＦＥＴＱ３８に
よってレベルシフトされ、上記出力ＭＯＳＦＥＴＱ４０
とプッシュプル形態にされたＮチャンネル出力ＭＯＳＦ
ＥＴＱ４１を駆動するものである。
この回路にあっては、差動増幅ＭＯＳＦＥＴＱ３４、Ｑ
３５のドレインに電流ミラー形態のアクティブ負荷回路
が設けられているので、再入力信号ＩＮが等しい無信号
時に、両差動ＭＯＳＦＥＴＱ３４．Ｑ３５のドレイン電
流が等しくなり、擬似的にＭＯＳＦＥＴＱ３７と出力Ｍ
ＯＳＦＥＴＱ４０とは電流ミラー回路と同様な動作を行
うので、比較的精度良くバアイス電流（アイドリング電
流）の設定を行うことができる。しかしながら、他方の
出力ＭＯＳＦＥＴＱ４１のゲートには、ＭＯＳＦＥＴ０
３８によってレベルシフトされた電圧が供給されるので
、素子特性のバラツキの７ｉＷを受りて、上記アイドリ
ング電流の設定が烈しくオフセット電圧の発生の原因に
なってし・る。上記素子特性のバラツキの影響を軽Ｎｉ
ｌる丸めに、この回路ではＰチャンネルＭＯＳＦＥＴＱ
３０とトコチャンネルＭＯ５ＦＩＬＴＱ３１からなるバ
イアス回路を使用している。しかしながら、このバイア
ス回路は、Ｍｏ５ＦＥ’１Ｑ３０．Ｑｌ ｓのしいき値
電圧のプロセスバラツキや電源電圧→Ｖの変動により、
その電流値そのものか比較的大き（変動してしまう。こ
れによって、増幅回路の利得や消費電力のバラツキ、変
動が比較的大きくなるという問題を有する。
３５のドレインに電流ミラー形態のアクティブ負荷回路
が設けられているので、再入力信号ＩＮが等しい無信号
時に、両差動ＭＯＳＦＥＴＱ３４．Ｑ３５のドレイン電
流が等しくなり、擬似的にＭＯＳＦＥＴＱ３７と出力Ｍ
ＯＳＦＥＴＱ４０とは電流ミラー回路と同様な動作を行
うので、比較的精度良くバアイス電流（アイドリング電
流）の設定を行うことができる。しかしながら、他方の
出力ＭＯＳＦＥＴＱ４１のゲートには、ＭＯＳＦＥＴ０
３８によってレベルシフトされた電圧が供給されるので
、素子特性のバラツキの７ｉＷを受りて、上記アイドリ
ング電流の設定が烈しくオフセット電圧の発生の原因に
なってし・る。上記素子特性のバラツキの影響を軽Ｎｉ
ｌる丸めに、この回路ではＰチャンネルＭＯＳＦＥＴＱ
３０とトコチャンネルＭＯ５ＦＩＬＴＱ３１からなるバ
イアス回路を使用している。しかしながら、このバイア
ス回路は、Ｍｏ５ＦＥ’１Ｑ３０．Ｑｌ ｓのしいき値
電圧のプロセスバラツキや電源電圧→Ｖの変動により、
その電流値そのものか比較的大き（変動してしまう。こ
れによって、増幅回路の利得や消費電力のバラツキ、変
動が比較的大きくなるという問題を有する。
この発明の目的は、プロセスバラメークや電源変動に影
雷されることなく、その動作電流をはり一定にすること
ができるＭ ＯＳ増幅出力回路を提供することにある。
雷されることなく、その動作電流をはり一定にすること
ができるＭ ＯＳ増幅出力回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、第１導電型の差動増幅ＭＯＳＦＥＴＱ５、Ｑ
６の共通ソースに定電流ＭＯＳＦＥＴＱ４を設け、上記
ＭＯＳＦＥＴＱ５．Ｑ６のドレインに設けられた電流ミ
ラー形態の第２導電型の負荷ＭＯＳＦＥＴＱ？、Ｑ８の
うち、入力側の負荷ＭＯＳＦＥＴＱ７のドレイン電圧を
受けるレベルシフト用の第１導電型のＭＯＳＦＥＴＱＩ
及びこのＭＯＳ Ｆ ＥＴＱ １と直列形態にされたダ
イオード形感の第２導電型のＭＯＳＦＥＴＱ２及び定電
流ＭＯＳＦＥＴＱ３とを直列接続し、上記負荷ＭＯＳＦ
ＥＴＱ７．ｑｓのうち、出力（Ｊｌ＋Ｊ ）負ｖＩＭＯ
ＳＦＥＴＱ８からの出力信号を受ける第１導電型のレベ
ルシフト用ＭＯＳＦＥＴＱ９及び上記ダイオード形態の
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２と電流ミラー形態にされ
る第２導電型のＭＯＳＦＥＴＱ１０と、ダイオード形態
の第１導電型ＭＯＳＦＥＴＱＬ １とを直列接続し、こ
のＭＯＳＦＥＴＱＩ １と電流ミラー形態にされた第１
導逝型の出力ＭＯＳＦＥＴＱ１３に上記Ｍ ＯＳ Ｆ
Ｅ ＴＱ ８からの出力信号を受ける第２４電型、の出
力ＭＯＳ Ｆ ＥＴＱ ｌ ２をプッシュプル接続し、
上記定電流ＭＯＳＦＥＴＱ３とＱ４のｉｔ流比を出力オ
フセット電圧が零となる様所定の値に設定ｒるものであ
る。
６の共通ソースに定電流ＭＯＳＦＥＴＱ４を設け、上記
ＭＯＳＦＥＴＱ５．Ｑ６のドレインに設けられた電流ミ
ラー形態の第２導電型の負荷ＭＯＳＦＥＴＱ？、Ｑ８の
うち、入力側の負荷ＭＯＳＦＥＴＱ７のドレイン電圧を
受けるレベルシフト用の第１導電型のＭＯＳＦＥＴＱＩ
及びこのＭＯＳ Ｆ ＥＴＱ １と直列形態にされたダ
イオード形感の第２導電型のＭＯＳＦＥＴＱ２及び定電
流ＭＯＳＦＥＴＱ３とを直列接続し、上記負荷ＭＯＳＦ
ＥＴＱ７．ｑｓのうち、出力（Ｊｌ＋Ｊ ）負ｖＩＭＯ
ＳＦＥＴＱ８からの出力信号を受ける第１導電型のレベ
ルシフト用ＭＯＳＦＥＴＱ９及び上記ダイオード形態の
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２と電流ミラー形態にされ
る第２導電型のＭＯＳＦＥＴＱ１０と、ダイオード形態
の第１導電型ＭＯＳＦＥＴＱＬ １とを直列接続し、こ
のＭＯＳＦＥＴＱＩ １と電流ミラー形態にされた第１
導逝型の出力ＭＯＳＦＥＴＱ１３に上記Ｍ ＯＳ Ｆ
Ｅ ＴＱ ８からの出力信号を受ける第２４電型、の出
力ＭＯＳ Ｆ ＥＴＱ ｌ ２をプッシュプル接続し、
上記定電流ＭＯＳＦＥＴＱ３とＱ４のｉｔ流比を出力オ
フセット電圧が零となる様所定の値に設定ｒるものであ
る。
第１図には、この発明の一実施例の回路図が示 ゛さ
れている。同図の各回路素子は、公知のＣＭＯ８（相補
型ＭＯ３）ｆｉ積回路の製造技術によって、１個の卑結
晶ンリコンのような半導体基板上において形成される。
れている。同図の各回路素子は、公知のＣＭＯ８（相補
型ＭＯ３）ｆｉ積回路の製造技術によって、１個の卑結
晶ンリコンのような半導体基板上において形成される。
同図においζ、チャンネル部分に矢印が付加されたＭＯ
ＳＦＥＴはＰチャンネル型である。
ＳＦＥＴはＰチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳ Ｆ ＥＴは、上記半導
体基板表面に形成されたＰ型つヱル領域に形成される。
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳ Ｆ ＥＴは、上記半導
体基板表面に形成されたＰ型つヱル領域に形成される。
これによって、半導体基板は、その上に形成された複数
のＰチャンネル型ＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯＳ Ｆ ＥＴの基体ゲー１−を構成する。
のＰチャンネル型ＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯＳ Ｆ ＥＴの基体ゲー１−を構成する。
Ｎチャンネル型の差動増幅ＭＯＳＦＥＴＱ５゜Ｑ６のゲ
ートは、それぞれ入力端子１ｉ４（）＋ＩＮ（＋）に結
合される。この差動増幅ＭＯＳＦＥＴＱ５．Ｑ６の共通
ソースと負の電圧端子−■（正のＮ源電圧からなる一電
源方式では、回路の接地電位）との間には、バイアス電
流を流すＮチャンネルＭＯＳＦＥＴＱ４が設けられる。
ートは、それぞれ入力端子１ｉ４（）＋ＩＮ（＋）に結
合される。この差動増幅ＭＯＳＦＥＴＱ５．Ｑ６の共通
ソースと負の電圧端子−■（正のＮ源電圧からなる一電
源方式では、回路の接地電位）との間には、バイアス電
流を流すＮチャンネルＭＯＳＦＥＴＱ４が設けられる。
上記差動増％ｑＭＯｓＦＥＴＱ５．Ｑ６のドレインと正
の電圧端子＋■との間には、電流ミラー形態とされたＰ
チャンネル負荷ＭＯＳＦＥＴＱ７．ＱＢが設けられる。
の電圧端子＋■との間には、電流ミラー形態とされたＰ
チャンネル負荷ＭＯＳＦＥＴＱ７．ＱＢが設けられる。
この実施例では、低オフセント電圧化と動作電流（利得
）−ｔ−はシ一定にするめた、上記電流ミラー形態の負
荷へ１０３ＦＥＴＱ７．ＱＢのうち、ダイオード接続さ
れた入力側Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ７のドレイン電
圧を受りるレベルシフト用のＮチャンネルＭＯＳＦＥＴ
Ｑｔが設けられる。このＭＯＳＦＥＴＱＬと負の電圧端
子−■との間には、ダイオード接続されたＰチャンネル
ＭＯＳＦＥＴＱ２とＮチャンネル型の定電流ＭＯＳＦＥ
ＴＱ３が直列接続される。
）−ｔ−はシ一定にするめた、上記電流ミラー形態の負
荷へ１０３ＦＥＴＱ７．ＱＢのうち、ダイオード接続さ
れた入力側Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ７のドレイン電
圧を受りるレベルシフト用のＮチャンネルＭＯＳＦＥＴ
Ｑｔが設けられる。このＭＯＳＦＥＴＱＬと負の電圧端
子−■との間には、ダイオード接続されたＰチャンネル
ＭＯＳＦＥＴＱ２とＮチャンネル型の定電流ＭＯＳＦＥ
ＴＱ３が直列接続される。
また、上記電流ミラー形態の負荷ＭＯＳＦＥＴＱ？、Ｑ
ｌ）うち、出力Ｏ１ｌとされたＭＯＳＦＥＴＱ８のトレ
イン（差動増幅ＭＯＳＦＥＴＱ６のドレイン）出力は、
一方においてＰチャンネル型の出力ＭＯＳＦＥＴＱ１２
のゲートに伝えられる。
ｌ）うち、出力Ｏ１ｌとされたＭＯＳＦＥＴＱ８のトレ
イン（差動増幅ＭＯＳＦＥＴＱ６のドレイン）出力は、
一方においてＰチャンネル型の出力ＭＯＳＦＥＴＱ１２
のゲートに伝えられる。
上記ＭＯＳＦＥＴＱＢのドレイン出力は、他方において
レベルシフト用のＮチャンネルＭＯＳＦＥＴＱ９のゲー
トに伝えられる。このＭＯＳＦＥＴＱ９には、上記ダイ
オード形態のＭＯＳＦＥＴＱ２と電流ミラー形態にされ
たＰチャンネルＭＯＳＦＥＴＱ１０とダイオード接続さ
れたＮチャンネルＭＯＳＦＥＴＱＩ １とが直列接続さ
れる。そして、上記出力ＭＯＳＦＥＴＱ１２とコンブリ
メンタリブソシュブル接続されたＮチャンネル型の出力
ＭＯＳＦＥＴＱＩ ３は、上記ダイオード接続されたＭ
ＯＳＦＥＴＱＩ １と電流ミラー形態に接続される。
レベルシフト用のＮチャンネルＭＯＳＦＥＴＱ９のゲー
トに伝えられる。このＭＯＳＦＥＴＱ９には、上記ダイ
オード形態のＭＯＳＦＥＴＱ２と電流ミラー形態にされ
たＰチャンネルＭＯＳＦＥＴＱ１０とダイオード接続さ
れたＮチャンネルＭＯＳＦＥＴＱＩ １とが直列接続さ
れる。そして、上記出力ＭＯＳＦＥＴＱ１２とコンブリ
メンタリブソシュブル接続されたＮチャンネル型の出力
ＭＯＳＦＥＴＱＩ ３は、上記ダイオード接続されたＭ
ＯＳＦＥＴＱＩ １と電流ミラー形態に接続される。
上記定電流Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３とＱ４は、そ
のゲートに共通のバイアス電圧ＶＢが供給されることに
より定電流を流すようにされる。この実施例では、ＭＯ
３ｌｉ’ＥＴＱ３による定Ｉ＠流は、ＭＯＳＦＥＴＱ４
の定電流に比べて１／２に設定される。
のゲートに共通のバイアス電圧ＶＢが供給されることに
より定電流を流すようにされる。この実施例では、ＭＯ
３ｌｉ’ＥＴＱ３による定Ｉ＠流は、ＭＯＳＦＥＴＱ４
の定電流に比べて１／２に設定される。
この実施例では、無信号時に言い換えるならば再入力端
子のレベルが等しい時、差動ＭＯＳＦＥＴＱ５．Ｑ６
（Ｑ７．ＱＢ）には等しい電流１゜がそれぞれに流れる
。このとき、ＭＯＳ Ｆ ＥＴＱ８と出力ＭＯＳＦＥＴ
ＱＩ ２とは、擬似的に電流ミラー回路と同様な動作を
行うため、ＭＯＳＦＥＴＱ１２のドレインには、ＭＯＳ
ＦＥＴＱ８とＱ１２のサイズ比αに従った電流αＩｏが
流れる。
子のレベルが等しい時、差動ＭＯＳＦＥＴＱ５．Ｑ６
（Ｑ７．ＱＢ）には等しい電流１゜がそれぞれに流れる
。このとき、ＭＯＳ Ｆ ＥＴＱ８と出力ＭＯＳＦＥＴ
ＱＩ ２とは、擬似的に電流ミラー回路と同様な動作を
行うため、ＭＯＳＦＥＴＱ１２のドレインには、ＭＯＳ
ＦＥＴＱ８とＱ１２のサイズ比αに従った電流αＩｏが
流れる。
一方、ｒｉチャンネル型の出力Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ、 ： ３には、バイアス電流Ｉｏ２）’Ｚま流ミラ
ー形態のＭＯ３Ｆ Ｅ Ｔ Ｑ ２とＱ１０及びＱｌｌ
とＱ １３ ｋｍヨーｙで電流ミラー動作を行う、これ
により、Ｐチャンネル型の出力Ｍｏ ｓ ＦＥ′ｆ’Ｑ
１２とｚくチャンネル型の出力ＭＯＳＦＥＴＱ１３は
、共にバイアス電圧流１０のカレントミラー動１乍とさ
せられるため、出力オフセントは、ＭＯＳＦＥＴのサイ
ズ比（コンダクタンス比）のみで決定することができる
。
Ｑ、 ： ３には、バイアス電流Ｉｏ２）’Ｚま流ミラ
ー形態のＭＯ３Ｆ Ｅ Ｔ Ｑ ２とＱ１０及びＱｌｌ
とＱ １３ ｋｍヨーｙで電流ミラー動作を行う、これ
により、Ｐチャンネル型の出力Ｍｏ ｓ ＦＥ′ｆ’Ｑ
１２とｚくチャンネル型の出力ＭＯＳＦＥＴＱ１３は
、共にバイアス電圧流１０のカレントミラー動１乍とさ
せられるため、出力オフセントは、ＭＯＳＦＥＴのサイ
ズ比（コンダクタンス比）のみで決定することができる
。
すなわち、ＮチャンネルＭＯＳＦＥＴＱＩ １に流れる
電流を１とすると、ＭＯＳＦＥＴＱ３Ｇ流れる定電流１
０の２倍の定電流２１ｏが〜：０３ＦＥＴＱ４に流れる
とき、この電流Ｉは、次式（１）により求められる。
電流を１とすると、ＭＯＳＦＥＴＱ３Ｇ流れる定電流１
０の２倍の定電流２１ｏが〜：０３ＦＥＴＱ４に流れる
とき、この電流Ｉは、次式（１）により求められる。
仄ｆ （（１／ ５１） ＝ （１／ １６１石下）〕
イーｃｃ１／、／’ｉ弱） ＋ ＜ １ ／ ５■）
：ｌ −（１）ここで、βは、ＭＯＳＦＥＴのチャンネ
ル導電率である。この弐（１）から明らかなように５、
−例として、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １とＱ９及び
Ｑ２とＱ１０のサイズ（β）を等しく１″ると、Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ１０には、バイアス電流１ｏが流れ
る。これにより、ＭＯＳＦＥＴＱ、１１とＱ１３のサイ
ズ比をＭＯＳ Ｆ Ｅ ′ｒ Ｑ ８とＱ１２のサイズ
比と等しく設定することにより、理論的には出力オフセ
ントを零にすることができる。また、バイアス電流１０
及び２１ｏを定電流源にしているため、電源電圧の変動
やプロセスバラツキに無関係に、その消費電流を一定に
できる。君い換えるならば、上記バイアス電流■０等を
必要最小に設定することにより、低消費電力化を図るこ
とができる。また、を記バイアス電ｏ１ｔ Ｉ ｏ等を
一定にできるから、差動増幅回路におりる利得をは一′
一定にできる。
イーｃｃ１／、／’ｉ弱） ＋ ＜ １ ／ ５■）
：ｌ −（１）ここで、βは、ＭＯＳＦＥＴのチャンネ
ル導電率である。この弐（１）から明らかなように５、
−例として、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １とＱ９及び
Ｑ２とＱ１０のサイズ（β）を等しく１″ると、Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ１０には、バイアス電流１ｏが流れ
る。これにより、ＭＯＳＦＥＴＱ、１１とＱ１３のサイ
ズ比をＭＯＳ Ｆ Ｅ ′ｒ Ｑ ８とＱ１２のサイズ
比と等しく設定することにより、理論的には出力オフセ
ントを零にすることができる。また、バイアス電流１０
及び２１ｏを定電流源にしているため、電源電圧の変動
やプロセスバラツキに無関係に、その消費電流を一定に
できる。君い換えるならば、上記バイアス電流■０等を
必要最小に設定することにより、低消費電力化を図るこ
とができる。また、を記バイアス電ｏ１ｔ Ｉ ｏ等を
一定にできるから、差動増幅回路におりる利得をは一′
一定にできる。
なお、高域周波数信号における位相？！償のためＱコ、
出力ＭＯＳＦＥＴＱＩ ２、Ｑ１３のそれぞれの共通化
されたドレイン出力ＯＵＴは、共通の抵抗素子として作
用する並列形態のＰチャンネル及びＮチャンネルＭＯＳ
ＦＥＴＱＩ ４及びＱ１５とキャパシタＣを介して高域
周波数４８号を負帰還させるものである。上記ＭＯＳＦ
ＥＴＱＩ ４とＱ１５は、それぞれゲートに定常的に負
の電圧−■と正の電圧＋■が供給されることＧこよって
抵抗素子としての動作を行うものである。
出力ＭＯＳＦＥＴＱＩ ２、Ｑ１３のそれぞれの共通化
されたドレイン出力ＯＵＴは、共通の抵抗素子として作
用する並列形態のＰチャンネル及びＮチャンネルＭＯＳ
ＦＥＴＱＩ ４及びＱ１５とキャパシタＣを介して高域
周波数４８号を負帰還させるものである。上記ＭＯＳＦ
ＥＴＱＩ ４とＱ１５は、それぞれゲートに定常的に負
の電圧−■と正の電圧＋■が供給されることＧこよって
抵抗素子としての動作を行うものである。
第２図には、上記バイアス電流１０を形成するための定
電流発生回路の回路図が示されている。
電流発生回路の回路図が示されている。
図示しない定電圧回路によって形成された定電圧ＶＲば
、ＮチャンネルＭＯＳＦＥＴＱＩ ６のゲートに供給さ
れる。このＭＯＳＦＥＴＱ１６のドレインから得られる
吸い込み電流■１は、ＰチャンネルＭＯＳＦＥＴＱ２１
．Ｑ２２により構成された電流ミラー回路に供給され、
これによって、押し出し電流Ｉ２に変換される。この押
し出し電流工２は、それぞれのゲーｌ−とドレイン間が
結合されることによってダイオード形態にされた直列接
続されたＮチャンネルＭＯＳＦＥＴＱｉ８．Ｑ１７に供
給される。なお、基板効果によってしきい値電圧が実質
的に高くされることを防止するため、Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ １８は、そのソースとチンネル間が結合され
る。このため、ＭＯＳ Ｆ ＥＴＱ １８は、独立した
Ｐ型つェル頑域に形成される。
、ＮチャンネルＭＯＳＦＥＴＱＩ ６のゲートに供給さ
れる。このＭＯＳＦＥＴＱ１６のドレインから得られる
吸い込み電流■１は、ＰチャンネルＭＯＳＦＥＴＱ２１
．Ｑ２２により構成された電流ミラー回路に供給され、
これによって、押し出し電流Ｉ２に変換される。この押
し出し電流工２は、それぞれのゲーｌ−とドレイン間が
結合されることによってダイオード形態にされた直列接
続されたＮチャンネルＭＯＳＦＥＴＱｉ８．Ｑ１７に供
給される。なお、基板効果によってしきい値電圧が実質
的に高くされることを防止するため、Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ １８は、そのソースとチンネル間が結合され
る。このため、ＭＯＳ Ｆ ＥＴＱ １８は、独立した
Ｐ型つェル頑域に形成される。
」二記ＭＯＳＦＥＴＱＩ ７（７）’／−ス、ゲート間
の電圧ｖ１と、ＭＯＳＦＥＴＱ１８のソース、ゲート間
の電圧■２の合成電圧Ｖ ｌ ＋ Ｉ７２は、Ｎチャン
ネルＭ ＯＳ Ｆ ｉミＴＱ１９のゲー１−に供給され
る。
の電圧ｖ１と、ＭＯＳＦＥＴＱ１８のソース、ゲート間
の電圧■２の合成電圧Ｖ ｌ ＋ Ｉ７２は、Ｎチャン
ネルＭ ＯＳ Ｆ ｉミＴＱ１９のゲー１−に供給され
る。
このＭＯＳＦＥＴＱＩ ９のドレインからプロセス変動
に対して安定した定電流１３を形成するものである。
に対して安定した定電流１３を形成するものである。
上記定電流１３は、電流ミラー形態にされたＰヂ＋、／
ネルＭＯＳＦＥＴＱ２３．Ｑ２４に供給される。この電
流ミラー回路からの押し出し定電流は、ダイオード形態
にされたＮチャンネルＭＯＳＦＥＴＱ２５に供給され、
このＭＯＳＦＥＴＱ２５のゲート、ドレインからバイア
ス電圧ＶＢが形成される。すなわち、このＭＯＳＦＥＴ
Ｑ２５を上記第１図に示した定電流Ｍ ＯＳ Ｆ Ｅ
ｉ” Ｑ ３及びＱ４と電流ミラー接続して、それぞれ
のドレインから上記定電流Ｉ３に従った吸い込み定電流
１゜及び２１ｏを得るものである。
ネルＭＯＳＦＥＴＱ２３．Ｑ２４に供給される。この電
流ミラー回路からの押し出し定電流は、ダイオード形態
にされたＮチャンネルＭＯＳＦＥＴＱ２５に供給され、
このＭＯＳＦＥＴＱ２５のゲート、ドレインからバイア
ス電圧ＶＢが形成される。すなわち、このＭＯＳＦＥＴ
Ｑ２５を上記第１図に示した定電流Ｍ ＯＳ Ｆ Ｅ
ｉ” Ｑ ３及びＱ４と電流ミラー接続して、それぞれ
のドレインから上記定電流Ｉ３に従った吸い込み定電流
１゜及び２１ｏを得るものである。
この実施例回路の動作を簡単に説明するなら、次の通り
である。ＭＯＳＦＥＴのしきい値電圧■ｔｈのプロセス
バラツキと、このしきい値電圧Ｖｔｂのプロセスバラツ
キに対して、そのドレイン電流が反比例的に変動するこ
とを利用している。すなわち、定電流を形成するＭ Ｏ
Ｓ Ｆ Ｅ Ｔ １９のゲーｌ−に供給する電圧として
、２つのダイオード形態のＭＯＳＦＥＴＱＩ ８．Ｑｌ
７を直列接続して、ＭＯＳＦＥＴのプロセスバラツキ
による変動分のしきい値電圧ΔＶ ｔｈｎを形成してお
いて、そこに上記反比例的に変化する電流を流すことに
より、それを相殺させるようにするものである。これに
ゝより、ＭＯＳＦＥＴＱ１９のドレインからは、プ
ロセスバラツキに対してその変動が相殺され、ないし低
減された定電流を得ることができる。
である。ＭＯＳＦＥＴのしきい値電圧■ｔｈのプロセス
バラツキと、このしきい値電圧Ｖｔｂのプロセスバラツ
キに対して、そのドレイン電流が反比例的に変動するこ
とを利用している。すなわち、定電流を形成するＭ Ｏ
Ｓ Ｆ Ｅ Ｔ １９のゲーｌ−に供給する電圧として
、２つのダイオード形態のＭＯＳＦＥＴＱＩ ８．Ｑｌ
７を直列接続して、ＭＯＳＦＥＴのプロセスバラツキ
による変動分のしきい値電圧ΔＶ ｔｈｎを形成してお
いて、そこに上記反比例的に変化する電流を流すことに
より、それを相殺させるようにするものである。これに
ゝより、ＭＯＳＦＥＴＱ１９のドレインからは、プ
ロセスバラツキに対してその変動が相殺され、ないし低
減された定電流を得ることができる。
（１）電流ミラー形態の負荷ＭＯ３ＦＥＴとｔｙ２似的
にカレントミラー動作する一方の出力ＭＯＳ Ｆ ＥＴ
に対して、対称的にされたレベルシフト用ＭＯＳＦ Ｅ
Ｔを電流ミラー回路によって結合させるととに、その
レベルシフト出力を電流ミラー回路によって結合される
他方の出力Ｍ ＯＳ Ｆ Ｆ、 Ｔを設けることにより
、両出力ＭＯＳ Ｆ ＥＴを共にカレントミラー動作さ
）ｋることかできる。これにより、ＭＯＳＦＥＴのサイ
ズ比に従った出力電流を形成できるから、低オフセント
の出力信号を得ることができるという効果が得られる。
にカレントミラー動作する一方の出力ＭＯＳ Ｆ ＥＴ
に対して、対称的にされたレベルシフト用ＭＯＳＦ Ｅ
Ｔを電流ミラー回路によって結合させるととに、その
レベルシフト出力を電流ミラー回路によって結合される
他方の出力Ｍ ＯＳ Ｆ Ｆ、 Ｔを設けることにより
、両出力ＭＯＳ Ｆ ＥＴを共にカレントミラー動作さ
）ｋることかできる。これにより、ＭＯＳＦＥＴのサイ
ズ比に従った出力電流を形成できるから、低オフセント
の出力信号を得ることができるという効果が得られる。
（２）上記（１）により、差動増幅回路のバイアス電流
を定電流化できるから、プロセスバラツキや電源変動に
熱間１系に、その消費電流を一定にできる。これにより
、上記バイアス′慎流を所望の増幅利得を得るための必
要最小値に設定することにより、低消費電力比を図るこ
とができる。
を定電流化できるから、プロセスバラツキや電源変動に
熱間１系に、その消費電流を一定にできる。これにより
、上記バイアス′慎流を所望の増幅利得を得るための必
要最小値に設定することにより、低消費電力比を図るこ
とができる。
（３）上記（３）により、一定の増幅利得を持・つ差動
増幅出力回路を得ることができるという効果が得られる
。
増幅出力回路を得ることができるという効果が得られる
。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動増幅回路
において、電源リップル除去率を高くするために、電流
ミラー形態の負荷ＭＯ３ＦＥＴのゲートと回路の接地電
位点との間にキャパシタを設ける等のような付加的な回
路を設けるものであってもよい、また、各ＭＯ３ＦＥＴ
の導電型は、使用する電源電圧の極性に応じて、上記第
１図の回路において全て逆に構成してもよい。バイアス
回路は、定電流を形成するとともに電流ミラー回路によ
って差動増幅回路にバイアス電流を供給するものであれ
ば何であってもよい、また、ＭＯＳＦＥＴＱ３とＱ４の
電流比は１：２に限定されず、ｘ：２であってよい。こ
のときは、式（１）において■０をｘｌｏとして、ＭＯ
ＳＦＥＴＱ１１に流れる電流を求めればよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動増幅回路
において、電源リップル除去率を高くするために、電流
ミラー形態の負荷ＭＯ３ＦＥＴのゲートと回路の接地電
位点との間にキャパシタを設ける等のような付加的な回
路を設けるものであってもよい、また、各ＭＯ３ＦＥＴ
の導電型は、使用する電源電圧の極性に応じて、上記第
１図の回路において全て逆に構成してもよい。バイアス
回路は、定電流を形成するとともに電流ミラー回路によ
って差動増幅回路にバイアス電流を供給するものであれ
ば何であってもよい、また、ＭＯＳＦＥＴＱ３とＱ４の
電流比は１：２に限定されず、ｘ：２であってよい。こ
のときは、式（１）において■０をｘｌｏとして、ＭＯ
ＳＦＥＴＱ１１に流れる電流を求めればよい。
この発明は、ＭＯ３増幅出力回路として、例えばディジ
タル電話交換装置に使用されるコーグ／デコーダ（ＣＯ
Ｄ Ｅ Ｃ）に内蔵されるＭＯ３増幅出力回路等に広く
利用できる。
タル電話交換装置に使用されるコーグ／デコーダ（ＣＯ
Ｄ Ｅ Ｃ）に内蔵されるＭＯ３増幅出力回路等に広く
利用できる。
第１図は、この発明の一実施例を示す回路図、第２図は
、その定電流発生回路の一実施例を示す回路図、 第３図は、従来技術の一例を示すＭ ＯＳ増幅出力回路
の回路図である。 第１図 ＋Ｖ −■ 第２図 第３図 ＋Ｖ
、その定電流発生回路の一実施例を示す回路図、 第３図は、従来技術の一例を示すＭ ＯＳ増幅出力回路
の回路図である。 第１図 ＋Ｖ −■ 第２図 第３図 ＋Ｖ
Claims (1)
- 【特許請求の範囲】 １、第１導電型のＭＯＳＦＥＴにより構成される差動増
幅ＭＯＳＦＥＴＱ５、Ｑ６と、その共通ソースに設けら
れた定電流ＭＯＳＦＥＴＱ４と、上記ＭＯＳＦＥＴＱ５
、Ｑ６のドレインに設けられ、電流ミラー形態の第２導
電型の負荷ＭＯＳＦＥＴＱ７、Ｑ８と、入力側の負荷Ｍ
ＯＳＦＥＴＱ７のドレイン電圧を受けるレベルシフト用
の第１導電型のＭＯＳＦＥＴＱ１と、このＭＯＳＦＥＴ
Ｑ１と直列形態にされたダイオード形態の第２導電型の
ＭＯＳＦＥＴＱ２及び定電流ＭＯＳＦＥＴＱ３と、出力
側の負荷ＭＯＳＦＥＴＱ８からの出力信号を受けるレベ
ルシフト用の第１導電型のＭＯＳＦＥＴＱ９と、このＭ
ＯＳＦＥＴＱ９のソース側に設けられ、上記ダイオード
形態のＭＯＳＦＥＴＱ２と電流ミラー形態にされる第２
導電型のＭＯＳＦＥＴＱ１０と、このＭＯＳＦＥＴＱ１
０と直列形態にされたダイオード形態の第１導電型ＭＯ
ＳＦＥＴＱ１１と、このＭＯＳＦＥＴＱ１１と電流ミラ
ー形態にされた第１導電型の出力ＭＯＳＦＥＴＱ１３と
、この出力ＭＯＳＦＥＴＱ１３とプッシュプル形態にさ
れ、上記ＭＯＳＦＥＴＱ８からの出力信号を受ける第２
導電型の出力ＭＯＳＦＥＴＱ１２とを含むことを特徴と
するＭＯＳ増幅出力回路。 ２、上記ＭＯＳＦＥＴＱ１とＱ９及びＭＯＳＦＥＴＱ２
とＱ１０は、同じコンダクタンスを持つように形成され
、ＭＯＳＦＥＴＱ３とＱ４は、共通のバイアス電圧によ
り駆動されるものであることを特徴とする特許請求の範
囲第１項記載のＭＯＳ増幅出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184103A JPS6245203A (ja) | 1985-08-23 | 1985-08-23 | Ｍｏｓ増幅出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184103A JPS6245203A (ja) | 1985-08-23 | 1985-08-23 | Ｍｏｓ増幅出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245203A true JPS6245203A (ja) | 1987-02-27 |
Family
ID=16147444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184103A Pending JPS6245203A (ja) | 1985-08-23 | 1985-08-23 | Ｍｏｓ増幅出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245203A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63207209A (ja) * | 1987-02-24 | 1988-08-26 | Asahi Kasei Micro Syst Kk | 演算増幅器 |
| JPH01137808A (ja) * | 1987-11-25 | 1989-05-30 | Fujitsu Ltd | 演算増幅回路 |
| JPH01192207A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 光受信回路 |
| JPH04234209A (ja) * | 1990-07-31 | 1992-08-21 | American Teleph & Telegr Co <Att> | Ａｂ級ｃｍｏｓ増幅器 |
-
1985
- 1985-08-23 JP JP60184103A patent/JPS6245203A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63207209A (ja) * | 1987-02-24 | 1988-08-26 | Asahi Kasei Micro Syst Kk | 演算増幅器 |
| JPH01137808A (ja) * | 1987-11-25 | 1989-05-30 | Fujitsu Ltd | 演算増幅回路 |
| JPH01192207A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 光受信回路 |
| JPH04234209A (ja) * | 1990-07-31 | 1992-08-21 | American Teleph & Telegr Co <Att> | Ａｂ級ｃｍｏｓ増幅器 |
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