JPS63207209A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPS63207209A JPS63207209A JP62039232A JP3923287A JPS63207209A JP S63207209 A JPS63207209 A JP S63207209A JP 62039232 A JP62039232 A JP 62039232A JP 3923287 A JP3923287 A JP 3923287A JP S63207209 A JPS63207209 A JP S63207209A
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- 230000003321 amplification Effects 0.000 claims description 14
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、大電流駆動能力および広い出力電圧範囲を具
え、さらに位相余裕が十分ある相補型ＭＯＳＦＥＴ演算
増幅器に関するものである。
え、さらに位相余裕が十分ある相補型ＭＯＳＦＥＴ演算
増幅器に関するものである。
［従来の技術］
最近プロセスが簡便であり、かつ消費電流が少ないＣ−
ＭＯＳプロセス技術を用いたデジタル・アナログ素子、
とりわけ大電流駆動能力を有し、かつ無入力時の消費電
流が少ない、いわゆるＡ−８級またはＢ級演算増幅器が
注目されている。
ＭＯＳプロセス技術を用いたデジタル・アナログ素子、
とりわけ大電流駆動能力を有し、かつ無入力時の消費電
流が少ない、いわゆるＡ−８級またはＢ級演算増幅器が
注目されている。
第３図は従来のＢ級演算増幅器の回路例である。第３図
において、８１〜９１はＭＯＳＦＥＴであり、９２およ
び９３は入力Ｖｌｎ−およびＶｌｎ＋をそれぞれ供給さ
れる入力端子対、９４は出力Ｖ（ｌｕ ｔを取−り出す
出力端子、９５はバイアス電圧を供給する端子、９６お
よび９７はそれぞれ正および負電源ライン、９８および
９９はそれぞれ位相補償用の容量および抵抗である。
において、８１〜９１はＭＯＳＦＥＴであり、９２およ
び９３は入力Ｖｌｎ−およびＶｌｎ＋をそれぞれ供給さ
れる入力端子対、９４は出力Ｖ（ｌｕ ｔを取−り出す
出力端子、９５はバイアス電圧を供給する端子、９６お
よび９７はそれぞれ正および負電源ライン、９８および
９９はそれぞれ位相補償用の容量および抵抗である。
第３図の回路において、出力段を構成しているＭＯＳＦ
ＥＴ９０．９１に印加される入力端子差は前段にあルＭ
ＯＳＦＥＴ８７．８８ ニよッテ決まり、その値はｖＴ
ｓ”ｖｔｐ＋△である。ココテＶＴＮ、Ｖｔｐ ハＭＯ
ＳＦＥＴ８７．８８ （７）各しきい値電圧であり、Δ
はＭＯＳＦＥＴ８７．８８を流れる電流によって決まる
電圧値である。すなわち、かかる出力段では、無負荷時
において、ＭＯＳＦＥＴ９０゜９１は入力ゲート間にＶ
ｔｓ”Ｖ７．＋△が入力として印加されており、しきい
値電圧を差し引いた△が実質的な入力ゲート電圧となっ
ているため、微少な電流を消費しているにすぎない。
ＥＴ９０．９１に印加される入力端子差は前段にあルＭ
ＯＳＦＥＴ８７．８８ ニよッテ決まり、その値はｖＴ
ｓ”ｖｔｐ＋△である。ココテＶＴＮ、Ｖｔｐ ハＭＯ
ＳＦＥＴ８７．８８ （７）各しきい値電圧であり、Δ
はＭＯＳＦＥＴ８７．８８を流れる電流によって決まる
電圧値である。すなわち、かかる出力段では、無負荷時
において、ＭＯＳＦＥＴ９０゜９１は入力ゲート間にＶ
ｔｓ”Ｖ７．＋△が入力として印加されており、しきい
値電圧を差し引いた△が実質的な入力ゲート電圧となっ
ているため、微少な電流を消費しているにすぎない。
ところが、負荷が存在して電流をこの負荷に供給する場
合、出力段に入力される電圧は、一定の電圧差ＶＴＮ”
ＶＴＰ＋△を保ったまま上方または下方に電圧レベルを
シフトするので、 ＭＯＳＦＥＴ９０．９１のうちの一
方は大きく電流を供給するが、他方のＭＯＳＦＥＴは遮
断状態になる。すなわち、第３図の演算増幅器はいわゆ
る準Ｂ級の動作をする。
合、出力段に入力される電圧は、一定の電圧差ＶＴＮ”
ＶＴＰ＋△を保ったまま上方または下方に電圧レベルを
シフトするので、 ＭＯＳＦＥＴ９０．９１のうちの一
方は大きく電流を供給するが、他方のＭＯＳＦＥＴは遮
断状態になる。すなわち、第３図の演算増幅器はいわゆ
る準Ｂ級の動作をする。
しかしながら、第３図の回路の出力段バッファ部を構成
しているＭＯＳＦＥＴ９０．９１の構造的な理由により
、出力電圧範囲は正電源ＶＤＤと負電源ＶＳＳに対して
、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの各しきい
値電圧をｖｔｐおよびＶＴＮとしてＶＤＤ−ＶＴＮ−△
１からＶｌｉＳ＋ｖＴＰ＋Δ２に限られる。その理由は
、出力バッフ７部を構成しているＰ型ＭＯＳＦＥＴ９１
． Ｎ型ＭＯＳＦＥＴ９０において、高い出力電圧、す
なわちｖＩ）Ｄ付近の出力電圧においては、ＭＯＳＦＥ
Ｔ９０のゲート・ソース間電圧はＶＴＮ以下となり、遮
断されてしまい、出力段として機能しない。すなわち、
出力段において出力電圧はｖＳ Ｓ ” Ｖ ７ ｐ
＋△２からＶＤＤ−ＶＴＮ−△１の範囲に限られてしま
うという問題点がある。
しているＭＯＳＦＥＴ９０．９１の構造的な理由により
、出力電圧範囲は正電源ＶＤＤと負電源ＶＳＳに対して
、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの各しきい
値電圧をｖｔｐおよびＶＴＮとしてＶＤＤ−ＶＴＮ−△
１からＶｌｉＳ＋ｖＴＰ＋Δ２に限られる。その理由は
、出力バッフ７部を構成しているＰ型ＭＯＳＦＥＴ９１
． Ｎ型ＭＯＳＦＥＴ９０において、高い出力電圧、す
なわちｖＩ）Ｄ付近の出力電圧においては、ＭＯＳＦＥ
Ｔ９０のゲート・ソース間電圧はＶＴＮ以下となり、遮
断されてしまい、出力段として機能しない。すなわち、
出力段において出力電圧はｖＳ Ｓ ” Ｖ ７ ｐ
＋△２からＶＤＤ−ＶＴＮ−△１の範囲に限られてしま
うという問題点がある。
ここで、△１．△２は次の式（１） 、 （２）で与え
られる。
られる。
ここでＣ０Ｘはゲート・バルク間の容量、μ。、μ２は
キャリアの移動度、Ｗはゲートの幅、Ｌはゲートの長さ
、ｉｎおよびｉ、はｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳ
ＦＥＴをそれぞれ流れる電流である。
キャリアの移動度、Ｗはゲートの幅、Ｌはゲートの長さ
、ｉｎおよびｉ、はｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳ
ＦＥＴをそれぞれ流れる電流である。
第４図はこのような第３図の回路において欠点であった
出力電圧範囲を改善したＡ−Ｂ級演算増幅器の従来回路
例である。
出力電圧範囲を改善したＡ−Ｂ級演算増幅器の従来回路
例である。
第４図において、１０〜２１はＭＯＳＦＥＴであり、２
２および２３は入力Ｖｌｎ−およびＶｌｎ＋をそれぞれ
供給される入力端子対、２４は出カシ。、を取り出す出
力端子、２５はバイアス電圧を供給する端子、２６およ
び２７はそれぞれ正および負電源線、２８および２９は
それぞれ位相補償用の容量および抵抗である。
２および２３は入力Ｖｌｎ−およびＶｌｎ＋をそれぞれ
供給される入力端子対、２４は出カシ。、を取り出す出
力端子、２５はバイアス電圧を供給する端子、２６およ
び２７はそれぞれ正および負電源線、２８および２９は
それぞれ位相補償用の容量および抵抗である。
ここで、ＭＯＳＦＥＴＩＯ〜１４は入力Ｖｌｎ−および
Ｖｌｎ＋に対する差動増幅部６０を構成する。ＭＯＳＦ
ＥＴ１５〜１７はＭＯＳＦＥＴＩＩと１３との接続点の
端子３０から取り出した差動増幅部６０の出力のレベル
を反転するレベル反転部６１を構成する。ＭＯＳＦＥＴ
１８および１９はレベル反転部６１からの出力の動作点
レベルを変更するレベルシフタ回路部６２を構成する。
Ｖｌｎ＋に対する差動増幅部６０を構成する。ＭＯＳＦ
ＥＴ１５〜１７はＭＯＳＦＥＴＩＩと１３との接続点の
端子３０から取り出した差動増幅部６０の出力のレベル
を反転するレベル反転部６１を構成する。ＭＯＳＦＥＴ
１８および１９はレベル反転部６１からの出力の動作点
レベルを変更するレベルシフタ回路部６２を構成する。
ＭＯＳＦＥＴ２０および２１は互いに逆の導電型のＭＯ
ＳＦＥＴであって、各ゲートに差動増幅部６０の出力端
子３０およびレベルシフタ回路部６２の出力端子３１を
接続して、反転型出力増幅部６３を構成し、その出力端
子２４から出力を取り出す。
ＳＦＥＴであって、各ゲートに差動増幅部６０の出力端
子３０およびレベルシフタ回路部６２の出力端子３１を
接続して、反転型出力増幅部６３を構成し、その出力端
子２４から出力を取り出す。
第４図の回路において、ＭＯＳＦＥＴ１５〜１７からな
るレベル反転部６１は、ＭＯＳＦＥＴ１５〜１７を流れ
る電流値ｊ＋ｓ、ｊ＋６．ｊ＋ｔが１＋７−ｉｔｓ”ｉ
ｔｓとなる関係を保つように動作する。ここで、ｉ＋ｔ
は一定値だからｉｔｓが増えるとｉｔｓは減り、Ｌｓが
減るとＬａは増える。また、ＭＯＳＦＥＴ１６と１８お
よびＭＯＳＦＥＴ１９と２１はそれぞれカレントミラー
回路を構成しているため、ｉｔｓとＭＯＳＦＥＴ２１を
流れる電流ｉ２＋は比例する。
るレベル反転部６１は、ＭＯＳＦＥＴ１５〜１７を流れ
る電流値ｊ＋ｓ、ｊ＋６．ｊ＋ｔが１＋７−ｉｔｓ”ｉ
ｔｓとなる関係を保つように動作する。ここで、ｉ＋ｔ
は一定値だからｉｔｓが増えるとｉｔｓは減り、Ｌｓが
減るとＬａは増える。また、ＭＯＳＦＥＴ１６と１８お
よびＭＯＳＦＥＴ１９と２１はそれぞれカレントミラー
回路を構成しているため、ｉｔｓとＭＯＳＦＥＴ２１を
流れる電流ｉ２＋は比例する。
一方、ＭＯＳＦＥＴ１５と２０のゲート電圧は端子３０
において共通なため、それぞれのＭＯＳＦＥＴを流れる
電流値ｉｔｓとｉ２ｏは比例する。
において共通なため、それぞれのＭＯＳＦＥＴを流れる
電流値ｉｔｓとｉ２ｏは比例する。
すなわち、この演算増幅器はＢ駆動作し、消費電流を節
約できる。
約できる。
［発明が解決しようとする問題点］
ところが、ＭＯＳＦＥＴは一般にバイポーラトランジス
タにくらべ、カレントミラー回路特性、デバイス相互間
の整合性が劣っており、設計通りの電流値を達成できな
いことがある。例えば、無信号時におけるｉ２ｏ、ｉ２
＋はできるだけ小さいことが望ましいが、ＭＯＳＦＥＴ
間の整合性が悪いため、１２゜がほぼτのときにｉ２＋
も墨になることがあり得る。この場合、出力端子２４で
の位相余裕はなくなり、演算増幅器に負帰還がかかって
いれば演算増幅器が発振または不安定な状態になる。
タにくらべ、カレントミラー回路特性、デバイス相互間
の整合性が劣っており、設計通りの電流値を達成できな
いことがある。例えば、無信号時におけるｉ２ｏ、ｉ２
＋はできるだけ小さいことが望ましいが、ＭＯＳＦＥＴ
間の整合性が悪いため、１２゜がほぼτのときにｉ２＋
も墨になることがあり得る。この場合、出力端子２４で
の位相余裕はなくなり、演算増幅器に負帰還がかかって
いれば演算増幅器が発振または不安定な状態になる。
また、上記問題を避けるためにｉｃ７を大きく設定する
と、消費電流が増加することになるという欠点がある。
と、消費電流が増加することになるという欠点がある。
そこで、本発明の目的は、大電流駆動能力を有し、無負
荷時の消＠電流を少なくし、出力電圧範囲が広く、かつ
位相余裕の十分ある演算増幅器を提供することにある。
荷時の消＠電流を少なくし、出力電圧範囲が広く、かつ
位相余裕の十分ある演算増幅器を提供することにある。
［問題点を解決するための手段］
このような目的を達成するために、本発明演算増幅器は
、差動入力を供給され、その差動入力を増幅する差動増
幅手段と、差動増幅手段からの出力のレベル反転を行う
レベル反転手段と、一定レベルのバイアス電圧を生ずる
バイアス手段と、レベル反転手段からの出力およびバイ
アス電圧をそれぞれ供給され、そのバイアス電圧に応じ
てレベル反転手段からの出力の動作点レベルを変更する
レベルシフタ手段と、第１および第２の導電型のＭＯＳ
ＦＥＴを直列接続し、第１および第２の導電型のＭＯＳ
ＦＥＴの各ゲートに差動増幅手段およびレベルシフタ手
段からの出力をそれぞれ供給し、差動増幅手段からの出
力を増幅する出力増幅手段とを具え、バイアス手段から
のバイアス電流をレベルシフタ手段を介して出力増幅手
段におけるＭＯＳＦＥＴの一方に供給するようにしたこ
とを特徴とする。
、差動入力を供給され、その差動入力を増幅する差動増
幅手段と、差動増幅手段からの出力のレベル反転を行う
レベル反転手段と、一定レベルのバイアス電圧を生ずる
バイアス手段と、レベル反転手段からの出力およびバイ
アス電圧をそれぞれ供給され、そのバイアス電圧に応じ
てレベル反転手段からの出力の動作点レベルを変更する
レベルシフタ手段と、第１および第２の導電型のＭＯＳ
ＦＥＴを直列接続し、第１および第２の導電型のＭＯＳ
ＦＥＴの各ゲートに差動増幅手段およびレベルシフタ手
段からの出力をそれぞれ供給し、差動増幅手段からの出
力を増幅する出力増幅手段とを具え、バイアス手段から
のバイアス電流をレベルシフタ手段を介して出力増幅手
段におけるＭＯＳＦＥＴの一方に供給するようにしたこ
とを特徴とする。
［作 用］
本発明によれば、バイアス手段により、レベルシフタ手
段中のＭＯＳＦＥＴおよび出力増幅手段の一方のＭＯＳ
ＦＥＴにバイアス電流を流すようにしたので、演算増幅
器のいかなる入力状態においても、出力増幅手段を構成
するＭＯＳＦＥＴのいずれか一方を流れる電流の値は必
ず；にならない。すなわち、演算増幅器に負帰還を与え
たときに、発振の原因となる極（ポール）を除去でき、
位相余裕の十分ある安定な演算増幅器を提供できる。
段中のＭＯＳＦＥＴおよび出力増幅手段の一方のＭＯＳ
ＦＥＴにバイアス電流を流すようにしたので、演算増幅
器のいかなる入力状態においても、出力増幅手段を構成
するＭＯＳＦＥＴのいずれか一方を流れる電流の値は必
ず；にならない。すなわち、演算増幅器に負帰還を与え
たときに、発振の原因となる極（ポール）を除去でき、
位相余裕の十分ある安定な演算増幅器を提供できる。
［実施例］
以下に、図面を参照して本発明の詳細な説明する。
本発明による演算増幅器の一実施例を第１図に示す。
第１図において、同様の個所には同一符号を付してその
詳細説明はここでは省略する。４０〜４２はＭＯＳＦＥ
Ｔであって、バイアス回路部６４を構成する。
詳細説明はここでは省略する。４０〜４２はＭＯＳＦＥ
Ｔであって、バイアス回路部６４を構成する。
すなわち、第１図の回路は第４図の回路に新たにバイア
ス回路部６４を加えたこと以外は第４図と同じ構成とな
っている。従って、第１図の演算増幅器も第４図の演算
増幅器と同様に、無入力時の消費電流を節約し、かつ出
力電圧範囲を大きくとれるという利点を有している。
ス回路部６４を加えたこと以外は第４図と同じ構成とな
っている。従って、第１図の演算増幅器も第４図の演算
増幅器と同様に、無入力時の消費電流を節約し、かつ出
力電圧範囲を大きくとれるという利点を有している。
バイアス回路部６４において、ＭＯＳＦＥＴ４０と４１
によりカレントミラー回路を構成し、そのカレントミラ
ー回路のバイアスをＭＯＳＦＥＴ４２より与える。
によりカレントミラー回路を構成し、そのカレントミラ
ー回路のバイアスをＭＯＳＦＥＴ４２より与える。
ＭＯ３ＦＥＴ４１から端子４３を経て取り出した一定レ
ベルのバイアス電圧を、動作点レベルを変更するための
レベルシフタ回路部６２のＭＯＳＦＥＴ１８と１９との
接続点４４に印加する。ここで、ＭＯＳＦＥＴ１９と２
１とはカレントミラー回路を構成しているので、出力増
幅部６３の一方のＭＯＳＦＥＴ２１のゲートにもかかる
バイアス電圧が印加される。
ベルのバイアス電圧を、動作点レベルを変更するための
レベルシフタ回路部６２のＭＯＳＦＥＴ１８と１９との
接続点４４に印加する。ここで、ＭＯＳＦＥＴ１９と２
１とはカレントミラー回路を構成しているので、出力増
幅部６３の一方のＭＯＳＦＥＴ２１のゲートにもかかる
バイアス電圧が印加される。
このように、第１図に示した実施例の回路はバイアス回
路部６４を有しているため、出力増幅部６３のＭＯＳＦ
ＥＴ２０を流れる電流はいかなる状態においても；には
ならない。その理由は、ＭＯＳＦＥＴ１９を流れる電流
はＭＯＳＦＥＴ１８および４１の電流のそれぞれの和に
等しく、さらにＭＯＳＦＥＴ４１は一定のバイアス電圧
により、常にバイアス電流が流れているからである。従
って、ＭＯＳＦＥＴ１９と共にカレントミラーを構成す
るＭＯＳＦＥＴ２１には常に電流が流れることになり、
出力端子２４がいわゆる高インピーダンス状態には決し
てならず、ある安定な端子電位Ｖ。ｕｔを有する。
路部６４を有しているため、出力増幅部６３のＭＯＳＦ
ＥＴ２０を流れる電流はいかなる状態においても；には
ならない。その理由は、ＭＯＳＦＥＴ１９を流れる電流
はＭＯＳＦＥＴ１８および４１の電流のそれぞれの和に
等しく、さらにＭＯＳＦＥＴ４１は一定のバイアス電圧
により、常にバイアス電流が流れているからである。従
って、ＭＯＳＦＥＴ１９と共にカレントミラーを構成す
るＭＯＳＦＥＴ２１には常に電流が流れることになり、
出力端子２４がいわゆる高インピーダンス状態には決し
てならず、ある安定な端子電位Ｖ。ｕｔを有する。
本発明演算増幅器の動作を第２図を参照してさらに詳し
く説明亥る。
く説明亥る。
第２図は第１図または第４図の演算増幅器の小信号時に
おける等価回路図である。図中における各記号を第１図
の演算増幅器の回路図と対応させて説明する。
おける等価回路図である。図中における各記号を第１図
の演算増幅器の回路図と対応させて説明する。
ｇｍ＋ ４ｍ２＋ｇｍ３＋ｇｍ４ ＋ｇｍｓ ４ｍ６＋
ｇｍｔはそれぞれＭＯＳＦＥＴ１３，１５．１６．１８
．１９，２０．２１のトランスコンダクタンス（ｇｍ”
’ ｄｌｄｓ／ ｄＶｇｓ）である。ｒｏｔ、ｒ０２＋
ｒ０３＋ｒ０４＋ｒ０５．ｒ０８＋ｒ０７はそれぞれＭ
ＯＳＦＥＴ１３，１１，１５，１７゜１８．２０．２１
の出力インピーダンス（ｒ０＝ｄｖｄｓ／ｄｉｄｒ、）
である。ｒ＋、Ｃ（はそれぞれ位相補償用の抵抗２８お
よび容量２９である。
ｇｍｔはそれぞれＭＯＳＦＥＴ１３，１５．１６．１８
．１９，２０．２１のトランスコンダクタンス（ｇｍ”
’ ｄｌｄｓ／ ｄＶｇｓ）である。ｒｏｔ、ｒ０２＋
ｒ０３＋ｒ０４＋ｒ０５．ｒ０８＋ｒ０７はそれぞれＭ
ＯＳＦＥＴ１３，１１，１５，１７゜１８．２０．２１
の出力インピーダンス（ｒ０＝ｄｖｄｓ／ｄｉｄｒ、）
である。ｒ＋、Ｃ（はそれぞれ位相補償用の抵抗２８お
よび容量２９である。
この等価回路の入力信号Ｖｌｎに対する出力信号Ｖｏｕ
ｔの比、すなわち伝達関数Ｈ（ｓ）は式（１）のように
記述できる。
ｔの比、すなわち伝達関数Ｈ（ｓ）は式（１）のように
記述できる。
ここで、Ｄ （Ｓ） 、 Ｄｋ（ｓ）はそれぞれ次の式
（２） 、 （３）で表わされる。
（２） 、 （３）で表わされる。
Ｄ（ｓ） ＝ （ｇ、３＋ｒ。３−’＋ｒ０４−１＋５
Ｃ２） ［（ｓＣ（＋ｓＣ，＋ｒｏ＋−’”ｒｏ２−１
）（ｇｍｓ”ｒｏ４す＋５Ｃ３） （ｒｏｅ−”ｒｏ７
−”ＳＣ４十５ＣＣ）＋ｓＣｃ （ｇｍｓ”ｒｏ４−”
ＳＣ３）（ｇａｓ−ｓｃｃ）］”ＳＣｃｇｍ２ｇｍａｇ
ｍｔ （２）ＤＫ （Ｓ） ＝ ｇ
ａ＋ （（８ｍ３”ｒｏａ−”ｒｏ４−”Ｓ（：ｚ）
（ｇ＋ｍｓ”ｒｏ４−’”５Ｃ３） （ｇ＋ａｓ−ＳＣ
ｃ）”ｇ＋ａ２ｇａ＋４８ａ７） （３）式（
２） 、 （３） において、ｇａ＋１〉＞ｒｏｌ−’
（ｉ−１，２・・・、７）と仮定すると、これら式（
２） 、 （３）は次の式（４） 、 （５）のように
書き改めることができる。
Ｃ２） ［（ｓＣ（＋ｓＣ，＋ｒｏ＋−’”ｒｏ２−１
）（ｇｍｓ”ｒｏ４す＋５Ｃ３） （ｒｏｅ−”ｒｏ７
−”ＳＣ４十５ＣＣ）＋ｓＣｃ （ｇｍｓ”ｒｏ４−”
ＳＣ３）（ｇａｓ−ｓｃｃ）］”ＳＣｃｇｍ２ｇｍａｇ
ｍｔ （２）ＤＫ （Ｓ） ＝ ｇ
ａ＋ （（８ｍ３”ｒｏａ−”ｒｏ４−”Ｓ（：ｚ）
（ｇ＋ｍｓ”ｒｏ４−’”５Ｃ３） （ｇ＋ａｓ−ＳＣ
ｃ）”ｇ＋ａ２ｇａ＋４８ａ７） （３）式（
２） 、 （３） において、ｇａ＋１〉＞ｒｏｌ−’
（ｉ−１，２・・・、７）と仮定すると、これら式（
２） 、 （３）は次の式（４） 、 （５）のように
書き改めることができる。
Ｄ （Ｓ）” （ｇ＋ａ３”ｓ’ｃ２）［（ＳＣ（”
Ｓ（：１＋ｒｏ１−’＋ｒｏ２−’）（ｇｌＩ１５”５
Ｃ３） （ｒ６Ｂ−’＋ｒ０７−”ＳＣ４＋Ｓ（：ｃ＋
）”ＳＣ（（ｇ＋Ｉｌｓ÷５Ｃ３） （ｇｍｓ−５Ｃｃ
）］”ＳＣｃｇｍ２ｇ＋ｌ１４ｇｅｔ （４）ＯＫ
（Ｓ） ＝ ｇ＋ｎ＋ （（ｇ１１１３＋５ｃ２） （
ｇｍｓ”ｓ（：：＋） （ｇｌｌｌａ−５Ｃｃ） ”８
ｍ２８Ｉ！＋４８＋ａ７）
（５）ここで、第１図の回路にお
いて、入力端子２２゜２３にある差動入力端子が印加さ
れ、その結果、ＭＯＳＦＥＴ１６を流れる電流ｉ３がτ
になった場合について述べる。
Ｓ（：１＋ｒｏ１−’＋ｒｏ２−’）（ｇｌＩ１５”５
Ｃ３） （ｒ６Ｂ−’＋ｒ０７−”ＳＣ４＋Ｓ（：ｃ＋
）”ＳＣ（（ｇ＋Ｉｌｓ÷５Ｃ３） （ｇｍｓ−５Ｃｃ
）］”ＳＣｃｇｍ２ｇ＋ｌ１４ｇｅｔ （４）ＯＫ
（Ｓ） ＝ ｇ＋ｎ＋ （（ｇ１１１３＋５ｃ２） （
ｇｍｓ”ｓ（：：＋） （ｇｌｌｌａ−５Ｃｃ） ”８
ｍ２８Ｉ！＋４８＋ａ７）
（５）ここで、第１図の回路にお
いて、入力端子２２゜２３にある差動入力端子が印加さ
れ、その結果、ＭＯＳＦＥＴ１６を流れる電流ｉ３がτ
になった場合について述べる。
この時ＭＯ５ＦＥ７１８を流れる電流ｉ４も；になる。
式％式％
０の時の伝達関数は（６）式で与えられる。
ｒｏ７−’）”ＳＣｃ （ｇｏ＋６−５Ｃｅ）
（６）ここで位相補償用抵抗ｒｃの影響、および
ｒｃｇｍｓ・ｌの条件を入れると、Ｈ（ｓ）は（７）式
のように表現できる。
（６）ここで位相補償用抵抗ｒｃの影響、および
ｒｃｇｍｓ・ｌの条件を入れると、Ｈ（ｓ）は（７）式
のように表現できる。
ただし、
ｃｌ）十ｇｍ６ｃｃ
（ｒｏｌ−’＋ｒｏ２−’） （ｃｃ”ｃ４）” （ｒ
ｏａ−’＋ｒｏｔ−’） （にＣ”一般にｌ５ＩＩ＜１
ｓ２１であるからＳ、がドミナント・ボール、 Ｓ３が
アンドミナント・ポールとなり、本実施例の演算増幅器
において８ｍ３−ｇｍａ−０の時の伝達特性を特徴付け
ることになる。
ｏａ−’＋ｒｏｔ−’） （にＣ”一般にｌ５ＩＩ＜１
ｓ２１であるからＳ、がドミナント・ボール、 Ｓ３が
アンドミナント・ポールとなり、本実施例の演算増幅器
において８ｍ３−ｇｍａ−０の時の伝達特性を特徴付け
ることになる。
ここで、ｉ３＝ ｉ４＝ Ｏのときに、差動入力部のア
ンバランスから生ずるオフセット電圧またはカレントミ
ラーに用いられている各ＭＯＳＦＥＴのプロセスにおけ
る偏差の影響次第ではｊ１＝ １２＝ １６＝ Ｏトす
ることがあり得る。
ンバランスから生ずるオフセット電圧またはカレントミ
ラーに用いられている各ＭＯＳＦＥＴのプロセスにおけ
る偏差の影響次第ではｊ１＝ １２＝ １６＝ Ｏトす
ることがあり得る。
このとき、第４図の従来例の回路においては、１３＝ｉ
４＝Ｏとなるので、同時にｉｓ＝ ｉ、＝ Ｏとなる。
４＝Ｏとなるので、同時にｉｓ＝ ｉ、＝ Ｏとなる。
これは、ＭＯＳＦＥＴ１９．２１がそれぞれカレントミ
ラー回路を形成しているからである。
ラー回路を形成しているからである。
従って＊ ｇａ＋ａ−ｒｏ＋−’−ｒｏｚ−’−ｒｏｓ
−’−ｒｏｔ−’−０となり、５ｌ＝ｓ２＝Ｏとなる。
−’−ｒｏｔ−’−０となり、５ｌ＝ｓ２＝Ｏとなる。
すなわち、２個のボールの位置が重なり、位相は１８０
°ずれて、位相余裕のない演算増幅器となる。なお、こ
の場合のＤＣゲインは無限大となるため増幅器としての
機能は有していることになる。
°ずれて、位相余裕のない演算増幅器となる。なお、こ
の場合のＤＣゲインは無限大となるため増幅器としての
機能は有していることになる。
このように、第４図の回路にはＭＯＳＦＥＴ１９．２１
共にオフに近い動作状態になった場合に、回路の安定性
を損なう欠点がある。
共にオフに近い動作状態になった場合に、回路の安定性
を損なう欠点がある。
一方、第１図示の本発明実施例の回路においては、バイ
アス回路部６４によって、 ＭＯＳＦＥＴ１９に対して
最低バイアス電流を維持できるため、ＭＯＳＦＥＴ２１
も同様に最低バイアス電流を維持できる。従って、１ｌ
＝ｉ２＝ｉ３＝ｉ４＝ｉ６＝Ｏとなる場合においても、
１７≠Ｏ，ｒ６７−’ ≠Ｏとなる。
アス回路部６４によって、 ＭＯＳＦＥＴ１９に対して
最低バイアス電流を維持できるため、ＭＯＳＦＥＴ２１
も同様に最低バイアス電流を維持できる。従って、１ｌ
＝ｉ２＝ｉ３＝ｉ４＝ｉ６＝Ｏとなる場合においても、
１７≠Ｏ，ｒ６７−’ ≠Ｏとなる。
この場合に、式（７）における２個のボールは５ｌ＝＝
ｏ、ｓ２≠０となって重なることはなくなる。
ｏ、ｓ２≠０となって重なることはなくなる。
すなわち、バイアス電流を適切に調整することによって
、位相余裕の十分ある演算増幅器を構成することができ
る。
、位相余裕の十分ある演算増幅器を構成することができ
る。
本発明は第１図に示した実施例にのみ限られるものでは
なく、例えばバイアス回路部６４のＭＯＳＦＥＴ４１の
みで構成し、このＭＯＳＦＥＴ４１に対するケート電圧
を他の回路から供給するか、または外部から与えるよう
に構成してもよい。すなわち、本発明におけるバイアス
回路部６４は、動作点レベルについてのレベルシフタ回
路部６２を介して、反転型出力増幅部６３のＭＯＳＦＥ
Ｔ２１に対して常にバイアス電流を与えるような構成で
あれば如何なる形態であってもよい。
なく、例えばバイアス回路部６４のＭＯＳＦＥＴ４１の
みで構成し、このＭＯＳＦＥＴ４１に対するケート電圧
を他の回路から供給するか、または外部から与えるよう
に構成してもよい。すなわち、本発明におけるバイアス
回路部６４は、動作点レベルについてのレベルシフタ回
路部６２を介して、反転型出力増幅部６３のＭＯＳＦＥ
Ｔ２１に対して常にバイアス電流を与えるような構成で
あれば如何なる形態であってもよい。
［発明の効果］
以上から明らかなように、本発明によれば、Ｂ緩動作を
し、かつ出力電圧範囲を十分に広くとることができ、し
かもプロセス変動が生じても位相余裕の十分ある安定な
演算増幅器を実現することができる。
し、かつ出力電圧範囲を十分に広くとることができ、し
かもプロセス変動が生じても位相余裕の十分ある安定な
演算増幅器を実現することができる。
第１図は本発明演算増幅器の一実施例を示す回路図、
第２図は第１図または第４図示の回路の小信号モデル図
、 第３図は従来のＢ級の演算増幅器の一例を示す回路図、 第４図は従来のＢ級の演算増幅器の他の例を示す回路図
である。 ２６．２７，９８．９７・・・正負電源ライン、２５．
９５・・・バイアス端子、 ｌＯ〜２１．４０〜４２．８１〜９１・・・ＭＯＳＦＥ
Ｔ。
、 第３図は従来のＢ級の演算増幅器の一例を示す回路図、 第４図は従来のＢ級の演算増幅器の他の例を示す回路図
である。 ２６．２７，９８．９７・・・正負電源ライン、２５．
９５・・・バイアス端子、 ｌＯ〜２１．４０〜４２．８１〜９１・・・ＭＯＳＦＥ
Ｔ。
Claims (1)
- 【特許請求の範囲】 差動入力を供給され、その差動入力を増幅する差動増幅
手段と、 該差動増幅手段からの出力のレベル反転を行うレベル反
転手段と、 一定レベルのバイアス電圧を生ずるバイアス手段と、 前記レベル反転手段からの出力および前記バイアス電圧
をそれぞれ供給され、そのバイアス電圧に応じて前記レ
ベル反転手段からの出力の動作点レベルを変更するレベ
ルシフタ手段と、 第１および第２の導電型のＭＯＳＦＥＴを直列接続し、
該第１および第２の導電型のＭＯＳＦＥＴの各ゲートに
前記差動増幅手段および前記レベルシフタ手段からの出
力をそれぞれ供給し、前記差動増幅手段からの出力を増
幅する出力増幅手段と を具え、前記バイアス手段からのバイアス電流を前記レ
ベルシフタ手段を介して前記出力増幅手段における前記
ＭＯＳＦＥＴの一方に供給するようにしたことを特徴と
する演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039232A JP2542375B2 (ja) | 1987-02-24 | 1987-02-24 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039232A JP2542375B2 (ja) | 1987-02-24 | 1987-02-24 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63207209A true JPS63207209A (ja) | 1988-08-26 |
| JP2542375B2 JP2542375B2 (ja) | 1996-10-09 |
Family
ID=12547381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62039232A Expired - Lifetime JP2542375B2 (ja) | 1987-02-24 | 1987-02-24 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542375B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0477006A (ja) * | 1990-07-16 | 1992-03-11 | Mitsubishi Electric Corp | Ａｂ級プッシュプルドライブ回路 |
| JPH088654A (ja) * | 1994-06-17 | 1996-01-12 | Fujitsu Ltd | 演算増幅器 |
| JPH10335952A (ja) * | 1997-06-04 | 1998-12-18 | Toshiba Corp | バッファアンプ |
| US5900780A (en) * | 1995-09-20 | 1999-05-04 | Mitsubishi Denki Kabushiki Kaisha | Amplifier circuit for CMOS operational amplifier |
| JP2001298355A (ja) * | 2000-02-29 | 2001-10-26 | Seiko Instruments Inc | Ｃｍｏｓ出力回路 |
| JP2012156717A (ja) * | 2011-01-25 | 2012-08-16 | Seiko Instruments Inc | 出力回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59196613A (ja) * | 1983-04-21 | 1984-11-08 | Toshiba Corp | 演算増幅回路 |
| JPS61190104A (ja) * | 1985-02-15 | 1986-08-23 | クルツプ‐コツパース・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 前接された石炭ガス化装置を有する、ガスタービン・蒸気タービン組合せ発電所において電気エネルギーを発生させる方法 |
| JPS6245203A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | Ｍｏｓ増幅出力回路 |
| JPS63153903A (ja) * | 1986-08-13 | 1988-06-27 | Toshiba Corp | 増幅回路 |
-
1987
- 1987-02-24 JP JP62039232A patent/JP2542375B2/ja not_active Expired - Lifetime
Patent Citations (4)
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| JP2012156717A (ja) * | 2011-01-25 | 2012-08-16 | Seiko Instruments Inc | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2542375B2 (ja) | 1996-10-09 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |