JPH10335952A - バッファアンプ - Google Patents
バッファアンプInfo
- Publication number
- JPH10335952A JPH10335952A JP9146506A JP14650697A JPH10335952A JP H10335952 A JPH10335952 A JP H10335952A JP 9146506 A JP9146506 A JP 9146506A JP 14650697 A JP14650697 A JP 14650697A JP H10335952 A JPH10335952 A JP H10335952A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- amplifier
- current
- drive circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 アンプ入力に電源近傍の電圧を入力した場合
に、アンプ消費電流を削減し、出力ダイナミックレンジ
を改善する。 【解決手段】 差動回路１の差動回路出力ＶG1は、駆動
回路２のＮチャネルＭＯＳトランジスタＭＮ４及びプッ
シュプル出力回路３のＮチャネルＭＯＳトランジスタＭ
Ｎ６を駆動する。ＮチャネルＭＯＳトランジスタＭＮ４
は、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２及び
ＭＮ３と定電流源Ｉ１によりバイアスされて、Ｎチャネ
ルＭＯＳトランジスタＭＮ５を駆動する。カレントミラ
ー回路を構成するＰチャネルＭＯＳトランジスタＭＰ２
は、ＮチャネルＭＯＳトランジスタＭＮ５のドレイン電
流ＩDRをミラー動作して、アンプの出力電流をソースす
る。定電流回路４は、定電流源によるアンプ出力立ち上
がりスルーレート改善用の回路である。スイッチ回路５
は、アンプ出力ＶOUT によりオン・オフ制御されことに
より、アンプが電源電圧近傍の電圧を出力するときの
み、定電流回路４を切り離す。
に、アンプ消費電流を削減し、出力ダイナミックレンジ
を改善する。 【解決手段】 差動回路１の差動回路出力ＶG1は、駆動
回路２のＮチャネルＭＯＳトランジスタＭＮ４及びプッ
シュプル出力回路３のＮチャネルＭＯＳトランジスタＭ
Ｎ６を駆動する。ＮチャネルＭＯＳトランジスタＭＮ４
は、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２及び
ＭＮ３と定電流源Ｉ１によりバイアスされて、Ｎチャネ
ルＭＯＳトランジスタＭＮ５を駆動する。カレントミラ
ー回路を構成するＰチャネルＭＯＳトランジスタＭＰ２
は、ＮチャネルＭＯＳトランジスタＭＮ５のドレイン電
流ＩDRをミラー動作して、アンプの出力電流をソースす
る。定電流回路４は、定電流源によるアンプ出力立ち上
がりスルーレート改善用の回路である。スイッチ回路５
は、アンプ出力ＶOUT によりオン・オフ制御されことに
より、アンプが電源電圧近傍の電圧を出力するときの
み、定電流回路４を切り離す。
Description
【０００１】
【発明の属する技術分野】本発明は、バッファアンプに
係り、特に、アンプ消費電流を削減し、出力ダイナミッ
クレンジを改善したバッファアンプに関するものであ
る。
係り、特に、アンプ消費電流を削減し、出力ダイナミッ
クレンジを改善したバッファアンプに関するものであ
る。
【０００２】
【従来の技術】図６に、従来のバッファアンプの回路図
を示す。
を示す。
【０００３】この図は、一例として、プッシュプル出力
回路を有するボルテージフォロワオペアンプを示したも
のである。このようなバッファアンプは、差動回路１、
駆動回路２、プッシュプル出力回路３、定電流回路４を
備える。また、アンプ入力ＶIN、差動回路出力ＶG1、駆
動回路出力ＶG2及びアンプ出力ＶOUT がそれぞれ示され
る。さらに、抵抗Ｒ１は、電源からアンプ部分までの配
線等の抵抗分である。駆動回路２は、ＮチャネルＭＯＳ
トランジスタＭＮ１〜ＭＮ４及び定電流源Ｉ１を有す
る。プッシュプル出力回路３は、ＮチャネルＭＯＳトラ
ンジスタＭＮ５及びＭＮ６、ＰチャネルＭＯＳトランジ
スタＭＰ１及びＭＰ２を有する。アンプ出力ＶOUT に
は、負荷が接続されている。
回路を有するボルテージフォロワオペアンプを示したも
のである。このようなバッファアンプは、差動回路１、
駆動回路２、プッシュプル出力回路３、定電流回路４を
備える。また、アンプ入力ＶIN、差動回路出力ＶG1、駆
動回路出力ＶG2及びアンプ出力ＶOUT がそれぞれ示され
る。さらに、抵抗Ｒ１は、電源からアンプ部分までの配
線等の抵抗分である。駆動回路２は、ＮチャネルＭＯＳ
トランジスタＭＮ１〜ＭＮ４及び定電流源Ｉ１を有す
る。プッシュプル出力回路３は、ＮチャネルＭＯＳトラ
ンジスタＭＮ５及びＭＮ６、ＰチャネルＭＯＳトランジ
スタＭＰ１及びＭＰ２を有する。アンプ出力ＶOUT に
は、負荷が接続されている。
【０００４】差動回路出力ＶG1は、駆動回路２のＮチャ
ネルＭＯＳトランジスタＭＮ４及びプッシュプル出力回
路３のＮチャネルＭＯＳトランジスタＭＮ６を駆動す
る。ＮチャネルＭＯＳトランジスタＭＮ６はアンプの出
力電流シンクトランジスタである。ＮチャネルＭＯＳト
ランジスタＭＮ４は、ＮチャネルＭＯＳトランジスタＭ
Ｎ１、ＭＮ２及びＭＮ３と定電流源Ｉ１によりバイアス
されて、ＮチャネルＭＯＳトランジスタＭＮ５を駆動す
る。ＰチャネルＭＯＳトランジスタＭＰ１及びＭＰ２
は、カレントミラー回路を構成する。ＰチャネルＭＯＳ
トランジスタＭＰ２は、ＮチャネルＭＯＳトランジスタ
ＭＮ５のドレイン電流ＩDRをミラー動作して、アンプの
出力電流をソースするトランジスタである。アンプ出力
ＶOUT からの出力電圧は、差動回路１に負帰還されて、
ボルテージフォロワアンプを構成している。
ネルＭＯＳトランジスタＭＮ４及びプッシュプル出力回
路３のＮチャネルＭＯＳトランジスタＭＮ６を駆動す
る。ＮチャネルＭＯＳトランジスタＭＮ６はアンプの出
力電流シンクトランジスタである。ＮチャネルＭＯＳト
ランジスタＭＮ４は、ＮチャネルＭＯＳトランジスタＭ
Ｎ１、ＭＮ２及びＭＮ３と定電流源Ｉ１によりバイアス
されて、ＮチャネルＭＯＳトランジスタＭＮ５を駆動す
る。ＰチャネルＭＯＳトランジスタＭＰ１及びＭＰ２
は、カレントミラー回路を構成する。ＰチャネルＭＯＳ
トランジスタＭＰ２は、ＮチャネルＭＯＳトランジスタ
ＭＮ５のドレイン電流ＩDRをミラー動作して、アンプの
出力電流をソースするトランジスタである。アンプ出力
ＶOUT からの出力電圧は、差動回路１に負帰還されて、
ボルテージフォロワアンプを構成している。
【０００５】また、定電流回路４は、定電流源によるア
ンプ出力立ち上がりスルーレート改善用の回路である。
すなわち、アンプ入力ＶINの電圧が急に立ち上がった場
合、差動回路出力ＶG1は、一時的にグランド電位近傍に
まで降下し、ＮチャネルＭＯＳトランジスタＭＮ４がオ
フ状態になる。この場合、定電流回路４は、定電流源Ｉ
２により駆動回路出力ＶG2の電位を持ち上げて、ドレイ
ン電流ＩDRを増加させることにより、アンプ出力ＶOUT
の電圧立ち上がりをスピードアップさせる。
ンプ出力立ち上がりスルーレート改善用の回路である。
すなわち、アンプ入力ＶINの電圧が急に立ち上がった場
合、差動回路出力ＶG1は、一時的にグランド電位近傍に
まで降下し、ＮチャネルＭＯＳトランジスタＭＮ４がオ
フ状態になる。この場合、定電流回路４は、定電流源Ｉ
２により駆動回路出力ＶG2の電位を持ち上げて、ドレイ
ン電流ＩDRを増加させることにより、アンプ出力ＶOUT
の電圧立ち上がりをスピードアップさせる。
【０００６】
【発明が解決しようとする課題】図７に、従来のバッフ
ァアンプの動作を説明するための電圧波形図を示す。
ァアンプの動作を説明するための電圧波形図を示す。
【０００７】また、図８に、従来のバッファアンプの動
作を説明するための電流波形図を示す。
作を説明するための電流波形図を示す。
【０００８】ここで、電源ラインレベルＶDDLNは、アン
プ近傍の電源ラインの電圧を示す。このレベルは、アン
プ自体の消費電流等によって電圧ドロップを生じるた
め、電源ＶDDより若干低い電位となる。そして、アンプ
入力ＶINとして、低電位から電源ＶDD電圧近傍の電位で
ある入力ハイレベルＶIHへ変化する電圧を入力した場合
を考える（図中ａ参照、カッコ内以下同様）。なお、入
力ハイレベルＶIH＞電源ラインレベルＶDDLN、の関係で
ある。
プ近傍の電源ラインの電圧を示す。このレベルは、アン
プ自体の消費電流等によって電圧ドロップを生じるた
め、電源ＶDDより若干低い電位となる。そして、アンプ
入力ＶINとして、低電位から電源ＶDD電圧近傍の電位で
ある入力ハイレベルＶIHへ変化する電圧を入力した場合
を考える（図中ａ参照、カッコ内以下同様）。なお、入
力ハイレベルＶIH＞電源ラインレベルＶDDLN、の関係で
ある。
【０００９】アンプ出力ＶOUT は、最終的に入力ハイレ
ベルＶIHの電圧を出力しようとするが、アンプの実際の
電源電位である電源ラインレベルＶDDLNまでしか出力す
ることはできない（ｂ）。そして、このアンプ出力Ｖ
OUT が差動回路１に帰還されるため、差動回路１はアン
プ出力ＶOUT を上昇させようとして、ＮチャネルＭＯＳ
トランジスタＭＮ４をオフさせる方向に動作する
（ｃ）。その結果、定電流回路４の定電流によって、Ｎ
チャネルＭＯＳトランジスタＭＮ５のゲート電位ＶG2の
電位が上昇し（ｄ）、ドレイン電流ＩDRは、飽和するま
で増加することになる（ｅ）。
ベルＶIHの電圧を出力しようとするが、アンプの実際の
電源電位である電源ラインレベルＶDDLNまでしか出力す
ることはできない（ｂ）。そして、このアンプ出力Ｖ
OUT が差動回路１に帰還されるため、差動回路１はアン
プ出力ＶOUT を上昇させようとして、ＮチャネルＭＯＳ
トランジスタＭＮ４をオフさせる方向に動作する
（ｃ）。その結果、定電流回路４の定電流によって、Ｎ
チャネルＭＯＳトランジスタＭＮ５のゲート電位ＶG2の
電位が上昇し（ｄ）、ドレイン電流ＩDRは、飽和するま
で増加することになる（ｅ）。
【００１０】このように、ドレイン電流ＩDRが飽和する
ことにより、アンプとしては、余剰電流を消費すること
になる。また、電源ラインレベルＶDDLNの電圧ドロップ
が大きくなるため（ｆ）、出力電圧のダイナミックレン
ジも狭くなってしまう。
ことにより、アンプとしては、余剰電流を消費すること
になる。また、電源ラインレベルＶDDLNの電圧ドロップ
が大きくなるため（ｆ）、出力電圧のダイナミックレン
ジも狭くなってしまう。
【００１１】本発明は、以上の点に鑑み、アンプ入力に
電源近傍の電圧を入力した場合に、アンプ消費電流を削
減することを目的とする。また、本発明は、出力ダイナ
ミックレンジを改善することを目的とする。
電源近傍の電圧を入力した場合に、アンプ消費電流を削
減することを目的とする。また、本発明は、出力ダイナ
ミックレンジを改善することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、アンプ出力が
帰還され、アンプ入力を増幅する差動回路と、前記差動
回路からの差動回路出力が入力され、前記アンプ出力の
出力立ち上がり駆動電流を制御する駆動回路出力を出力
する駆動回路と、前記駆動回路からの前記駆動回路出力
の電位をプルアップする定電流回路と、前記アンプ出力
により制御され、前記アンプ出力が所定範囲のレベルの
場合に、前記駆動回路出力をプルアップさせないように
前記定電流回路を切り離すスイッチ回路と、前記差動回
路からの前記差動回路出力により出力立ち下がり電流が
制御され、前記駆動回路からの前記駆動回路出力により
出力立ち上がり電流が制御された前記アンプ出力を出力
する出力回路とを備えたバッファアンプを提供する。
帰還され、アンプ入力を増幅する差動回路と、前記差動
回路からの差動回路出力が入力され、前記アンプ出力の
出力立ち上がり駆動電流を制御する駆動回路出力を出力
する駆動回路と、前記駆動回路からの前記駆動回路出力
の電位をプルアップする定電流回路と、前記アンプ出力
により制御され、前記アンプ出力が所定範囲のレベルの
場合に、前記駆動回路出力をプルアップさせないように
前記定電流回路を切り離すスイッチ回路と、前記差動回
路からの前記差動回路出力により出力立ち下がり電流が
制御され、前記駆動回路からの前記駆動回路出力により
出力立ち上がり電流が制御された前記アンプ出力を出力
する出力回路とを備えたバッファアンプを提供する。
【００１３】
【発明の実施の形態】図１に、本発明のバッファアンプ
の回路図を示す。
の回路図を示す。
【００１４】この図は、一例として、プッシュプル出力
回路を有するボルテージフォロワオペアンプを示したも
のである。このようなバッファアンプは、差動回路１、
駆動回路２、プッシュプル出力回路３、定電流回路４及
びスイッチ回路５を備える。また、アンプ入力ＶIN、差
動回路出力ＶG1、駆動回路出力ＶG2及びアンプ出力Ｖ
OUT が、それぞれ示される。さらに、抵抗Ｒ１は、電源
からアンプ部分までの配線等の抵抗分である。なお、ア
ンプ出力ＶOUT には、負荷が接続されている。
回路を有するボルテージフォロワオペアンプを示したも
のである。このようなバッファアンプは、差動回路１、
駆動回路２、プッシュプル出力回路３、定電流回路４及
びスイッチ回路５を備える。また、アンプ入力ＶIN、差
動回路出力ＶG1、駆動回路出力ＶG2及びアンプ出力Ｖ
OUT が、それぞれ示される。さらに、抵抗Ｒ１は、電源
からアンプ部分までの配線等の抵抗分である。なお、ア
ンプ出力ＶOUT には、負荷が接続されている。
【００１５】差動回路１は、アンプ出力ＶOUT からの出
力電圧が負帰還されて、ボルテージフォロワアンプとし
て機能する。
力電圧が負帰還されて、ボルテージフォロワアンプとし
て機能する。
【００１６】駆動回路２は、ＮチャネルＭＯＳトランジ
スタＭＮ１〜ＭＮ４及び定電流源Ｉ１を有するプリバッ
ファである。ＮチャネルＭＯＳトランジスタＭＮ１及び
ＭＮ２は、プリバッファ動作用のバイアス回路としての
機能があり、ＮチャネルＭＯＳトランジスタＭＮ３及び
ＭＮ４は、出力立ち上がり用の駆動回路としての機能を
有する。
スタＭＮ１〜ＭＮ４及び定電流源Ｉ１を有するプリバッ
ファである。ＮチャネルＭＯＳトランジスタＭＮ１及び
ＭＮ２は、プリバッファ動作用のバイアス回路としての
機能があり、ＮチャネルＭＯＳトランジスタＭＮ３及び
ＭＮ４は、出力立ち上がり用の駆動回路としての機能を
有する。
【００１７】また、プッシュプル出力回路３は、Ｎチャ
ネルＭＯＳトランジスタＭＮ５及びＭＮ６、Ｐチャネル
ＭＯＳトランジスタＭＰ１及びＭＰ２を有する最終段バ
ッファである。ＰチャネルＭＯＳトランジスタＭＰ１及
びＭＰ２は、出力電流ソース用カレントミラー回路を構
成し、出力立ち上がり方向の出力電流ソーストランジス
タとして機能する。ＮチャネルＭＯＳトランジスタＭＮ
５は、出力カレントミラー駆動回路として機能する。ま
た、ＮチャネルＭＯＳトランジスタＭＮ６は、出力立ち
下がり方向の出力電流シンクトランジスタとして機能す
る。
ネルＭＯＳトランジスタＭＮ５及びＭＮ６、Ｐチャネル
ＭＯＳトランジスタＭＰ１及びＭＰ２を有する最終段バ
ッファである。ＰチャネルＭＯＳトランジスタＭＰ１及
びＭＰ２は、出力電流ソース用カレントミラー回路を構
成し、出力立ち上がり方向の出力電流ソーストランジス
タとして機能する。ＮチャネルＭＯＳトランジスタＭＮ
５は、出力カレントミラー駆動回路として機能する。ま
た、ＮチャネルＭＯＳトランジスタＭＮ６は、出力立ち
下がり方向の出力電流シンクトランジスタとして機能す
る。
【００１８】差動回路１からの差動回路出力ＶG1は、駆
動回路２のＮチャネルＭＯＳトランジスタＭＮ４及びプ
ッシュプル出力回路３のＮチャネルＭＯＳトランジスタ
ＭＮ６を駆動する。ＮチャネルＭＯＳトランジスタＭＮ
６はアンプの出力電流シンクトランジスタとして作用す
る。ＮチャネルＭＯＳトランジスタＭＮ４は、Ｎチャネ
ルＭＯＳトランジスタＭＮ１、ＭＮ２及びＭＮ３と定電
流源Ｉ１によりバイアスされて、ＮチャネルＭＯＳトラ
ンジスタＭＮ５を駆動する。カレントミラー回路を構成
するＰチャネルＭＯＳトランジスタＭＰ２は、Ｎチャネ
ルＭＯＳトランジスタＭＮ５のドレイン電流ＩDRをミラ
ー動作して、アンプの出力電流をソースするトランジス
タとして作用する。
動回路２のＮチャネルＭＯＳトランジスタＭＮ４及びプ
ッシュプル出力回路３のＮチャネルＭＯＳトランジスタ
ＭＮ６を駆動する。ＮチャネルＭＯＳトランジスタＭＮ
６はアンプの出力電流シンクトランジスタとして作用す
る。ＮチャネルＭＯＳトランジスタＭＮ４は、Ｎチャネ
ルＭＯＳトランジスタＭＮ１、ＭＮ２及びＭＮ３と定電
流源Ｉ１によりバイアスされて、ＮチャネルＭＯＳトラ
ンジスタＭＮ５を駆動する。カレントミラー回路を構成
するＰチャネルＭＯＳトランジスタＭＰ２は、Ｎチャネ
ルＭＯＳトランジスタＭＮ５のドレイン電流ＩDRをミラ
ー動作して、アンプの出力電流をソースするトランジス
タとして作用する。
【００１９】また、定電流回路４は、定電流源によるア
ンプ出力立ち上がりスルーレート改善用の回路であり、
出力立ち上がり用ブースト回路として機能する。
ンプ出力立ち上がりスルーレート改善用の回路であり、
出力立ち上がり用ブースト回路として機能する。
【００２０】さらに、本発明においては、スイッチ回路
５が設けられる。スイッチ回路５は、アンプ出力ＶOUT
によりオン・オフ制御されることで、定電流回路４によ
る定電流の供給を制御する。例えば、スイッチ回路５
は、ＰチャネルＭＯＳトランジスタＭＰ３を有する。
５が設けられる。スイッチ回路５は、アンプ出力ＶOUT
によりオン・オフ制御されることで、定電流回路４によ
る定電流の供給を制御する。例えば、スイッチ回路５
は、ＰチャネルＭＯＳトランジスタＭＰ３を有する。
【００２１】図２に、本発明のバッファアンプの動作を
説明するための電圧波形図を示す。また、図３に、本発
明のバッファアンプの動作を説明するための電流波形図
を示す。
説明するための電圧波形図を示す。また、図３に、本発
明のバッファアンプの動作を説明するための電流波形図
を示す。
【００２２】ここで、電源ラインレベルＶDDLNは、アン
プ近傍の電源ラインの電圧を示す。このレベルは、アン
プ自体の消費電流等によって電圧ドロップを生じるた
め、電源ＶDDより若干低い電位となる。そして、アンプ
入力ＶINとして、低電位から電源ＶDD電圧近傍の電位で
ある入力ハイレベルＶIHへ変化する電圧を入力した場合
を考える（図中ａ参照、以下かっこ内同様）。なお、入
力ハイレベルＶIH＞電源ラインレベルＶDDLNの関係であ
る。
プ近傍の電源ラインの電圧を示す。このレベルは、アン
プ自体の消費電流等によって電圧ドロップを生じるた
め、電源ＶDDより若干低い電位となる。そして、アンプ
入力ＶINとして、低電位から電源ＶDD電圧近傍の電位で
ある入力ハイレベルＶIHへ変化する電圧を入力した場合
を考える（図中ａ参照、以下かっこ内同様）。なお、入
力ハイレベルＶIH＞電源ラインレベルＶDDLNの関係であ
る。
【００２３】ここで、アンプ入力ＶINの電圧が急峻に立
ち上がった場合を想定する。アンプ出力ＶOUT は、最終
的にＶDDの電位を出力しようとするが、アンプの電源電
位である電源ラインレベルＶDDLNまでしか出力すること
はできない（ｂ）。そして、この出力電圧が差動回路１
に帰還されるため、差動回路１はアンプ出力ＶOUT を上
昇させようとして、ＮチャネルＭＯＳトランジスタＭＮ
４をオフさせる方向に動作する（ｃ）。この場合、差動
回路出力ＶG1は、一時的にグランド電位近傍にまで降下
する（ｄ）。そして、ＮチャネルＭＯＳトランジスタＭ
Ｎ４がオフ状態になるとき、定電流回路４は、定電流源
Ｉ２により駆動回路出力ＶG2の電位を持ち上げて
（ｅ）、ドレイン電流ＩDRを増加させることにより
（ｆ）、アンプ出力ＶOUT の電圧立ち上がりをスピード
アップさせる。
ち上がった場合を想定する。アンプ出力ＶOUT は、最終
的にＶDDの電位を出力しようとするが、アンプの電源電
位である電源ラインレベルＶDDLNまでしか出力すること
はできない（ｂ）。そして、この出力電圧が差動回路１
に帰還されるため、差動回路１はアンプ出力ＶOUT を上
昇させようとして、ＮチャネルＭＯＳトランジスタＭＮ
４をオフさせる方向に動作する（ｃ）。この場合、差動
回路出力ＶG1は、一時的にグランド電位近傍にまで降下
する（ｄ）。そして、ＮチャネルＭＯＳトランジスタＭ
Ｎ４がオフ状態になるとき、定電流回路４は、定電流源
Ｉ２により駆動回路出力ＶG2の電位を持ち上げて
（ｅ）、ドレイン電流ＩDRを増加させることにより
（ｆ）、アンプ出力ＶOUT の電圧立ち上がりをスピード
アップさせる。
【００２４】ただし、アンプ出力ＶOUT が、所定の電圧
範囲の場合では、スイッチ回路５のＰチャネルＭＯＳト
ランジスタＭＰ３により、定電流回路４は切り離される
ように構成されている（ｇ）。所定の電圧範囲は、たと
えば、電源ラインレベルＶDD LN−ＶthMP3 （ここで、
「ＶthMP3 」は、ＰチャネルＭＯＳトランジスタがオン
状態となる閾値電圧を示す。）等に適宜設置することが
できる。アンプ出力ＶOU T の電圧が、このような所定の
電圧範囲の場合は、既に出力は目標値に近づいているた
め、スルーレート改善回路である定電流回路４は、切り
離しても差し支えない。定電圧回路４がスイッチ回路５
により切り離されると、駆動回路出力ＶG2はそれ以上上
昇しなくなるために（ｇ）、ドレイン電流ＩDRも増加し
ない（ｈ）。
範囲の場合では、スイッチ回路５のＰチャネルＭＯＳト
ランジスタＭＰ３により、定電流回路４は切り離される
ように構成されている（ｇ）。所定の電圧範囲は、たと
えば、電源ラインレベルＶDD LN−ＶthMP3 （ここで、
「ＶthMP3 」は、ＰチャネルＭＯＳトランジスタがオン
状態となる閾値電圧を示す。）等に適宜設置することが
できる。アンプ出力ＶOU T の電圧が、このような所定の
電圧範囲の場合は、既に出力は目標値に近づいているた
め、スルーレート改善回路である定電流回路４は、切り
離しても差し支えない。定電圧回路４がスイッチ回路５
により切り離されると、駆動回路出力ＶG2はそれ以上上
昇しなくなるために（ｇ）、ドレイン電流ＩDRも増加し
ない（ｈ）。
【００２５】よって、アンプの消費電流を必要以上に増
加しないので、電源ラインレベルＶDDLNの電圧降下も抑
えられる（ｉ）。また、電源ラインレベルＶDDLNが、電
源ＶDDの電位に近くなることで、アンプにより電源ＶDD
の電位に近い電位を出力することができることになるた
め（ｉ）、出力ダイナミックレンジが拡がることにな
る。
加しないので、電源ラインレベルＶDDLNの電圧降下も抑
えられる（ｉ）。また、電源ラインレベルＶDDLNが、電
源ＶDDの電位に近くなることで、アンプにより電源ＶDD
の電位に近い電位を出力することができることになるた
め（ｉ）、出力ダイナミックレンジが拡がることにな
る。
【００２６】つぎに、図４に、定電流回路の他の回路構
成図を示す。
成図を示す。
【００２７】図４（Ａ）は、高インピーダンス素子で構
成したものである。図１に示したバッファアンプにおい
て、ＮチャネルＭＯＳトランジスタＭＮ４がオフとなっ
たときにのみ、そのドレイン電圧である駆動回路出力Ｖ
G2をＶDDOUT の電位にプルアップするものである。この
場合は、例えば、数Ｍオーム程度の大きな抵抗値のもの
を用いることが多い。
成したものである。図１に示したバッファアンプにおい
て、ＮチャネルＭＯＳトランジスタＭＮ４がオフとなっ
たときにのみ、そのドレイン電圧である駆動回路出力Ｖ
G2をＶDDOUT の電位にプルアップするものである。この
場合は、例えば、数Ｍオーム程度の大きな抵抗値のもの
を用いることが多い。
【００２８】図４（Ｂ）、（Ｃ）は、ＭＯＳトランジス
タをダイオード接続したものである。このような回路素
子により、抵抗として動作させて定電流回路の機能を実
現しても良い。図４（Ｄ）は、ＭＯＳトランジスタを用
いて定電流源回路を構成したものである。この場合、Ｍ
ＯＳトランジスタのゲートに適宜バイアス電圧ＶＢを印
加することにより所望の電流値を得ることができる。
タをダイオード接続したものである。このような回路素
子により、抵抗として動作させて定電流回路の機能を実
現しても良い。図４（Ｄ）は、ＭＯＳトランジスタを用
いて定電流源回路を構成したものである。この場合、Ｍ
ＯＳトランジスタのゲートに適宜バイアス電圧ＶＢを印
加することにより所望の電流値を得ることができる。
【００２９】つぎに、図５に、本発明のバッファアンプ
の他の実施の形態の回路図を示す。図５は、図１に示し
たバッファアンプと基本的に同様であるが、電圧クラン
プ回路６が付加されている。電圧クランプ回路６は、例
えばＰチャネルＭＯＳトランジスタＭＰ４を有する。
の他の実施の形態の回路図を示す。図５は、図１に示し
たバッファアンプと基本的に同様であるが、電圧クラン
プ回路６が付加されている。電圧クランプ回路６は、例
えばＰチャネルＭＯＳトランジスタＭＰ４を有する。
【００３０】図１のようなバッファ回路においては、低
い電位のアンプ入力ＶINであっても、アンプの負荷が重
い等の理由で、定常的に出力電圧が入力電圧まで十分に
上昇しきらない場合がある。この場合、定電流回路４は
切断されず、駆動回路出力ＶG2の電位は最大で電源ライ
ンレベルＶDDLNの電位まで上昇してドレイン電流ＩDRを
増加させてしまう。
い電位のアンプ入力ＶINであっても、アンプの負荷が重
い等の理由で、定常的に出力電圧が入力電圧まで十分に
上昇しきらない場合がある。この場合、定電流回路４は
切断されず、駆動回路出力ＶG2の電位は最大で電源ライ
ンレベルＶDDLNの電位まで上昇してドレイン電流ＩDRを
増加させてしまう。
【００３１】そこで、電圧クランプ回路６を負荷するこ
とにより、駆動回路出力ＶG2の電位は、ＶG1＋ＶthMP4
（ここで、「ＶthMP4 」は、ＰチャネルＭＯＳトランジ
スタＭＰ４がオン状態となる閾値電圧）でクランプされ
るため、ドレイン電流の増加分を制限することができ
る。このように、電圧クランプ回路６を設けることによ
り、何らかの原因でアンプ出力が入力電位まで上昇しな
い場合に、アンプが消費する電流を制限することがで
き、デバイスの過電流破壊等を回避することができる。
とにより、駆動回路出力ＶG2の電位は、ＶG1＋ＶthMP4
（ここで、「ＶthMP4 」は、ＰチャネルＭＯＳトランジ
スタＭＰ４がオン状態となる閾値電圧）でクランプされ
るため、ドレイン電流の増加分を制限することができ
る。このように、電圧クランプ回路６を設けることによ
り、何らかの原因でアンプ出力が入力電位まで上昇しな
い場合に、アンプが消費する電流を制限することがで
き、デバイスの過電流破壊等を回避することができる。
【００３２】
【発明の効果】本発明によると、消費電流が削減される
結果、少数の電源に多数のアンプを接続するような用途
において、電源配線等の抵抗による電圧降下を低減する
ことができ、アンプの消費電流を削減することができ
る。また、アンプ出力電圧のダイナミックレンジを改善
することができる。
結果、少数の電源に多数のアンプを接続するような用途
において、電源配線等の抵抗による電圧降下を低減する
ことができ、アンプの消費電流を削減することができ
る。また、アンプ出力電圧のダイナミックレンジを改善
することができる。
【００３３】さらに、アンプが電源電圧近傍の電圧を出
力するときのみ立ち上がりスルーレート改善用の回路を
切り離すため、その他の出力電圧の範囲ではスルーレー
ト改善用回路が効果的に作用することができる。
力するときのみ立ち上がりスルーレート改善用の回路を
切り離すため、その他の出力電圧の範囲ではスルーレー
ト改善用回路が効果的に作用することができる。
【００３４】さらに、電圧クランプ回路を付加すること
によりアンプ出力が入力電圧まで上昇しない場合に、消
費電流を制限し、デバイスの破壊等を回避することがで
きる。
によりアンプ出力が入力電圧まで上昇しない場合に、消
費電流を制限し、デバイスの破壊等を回避することがで
きる。
【図１】本発明のバッファアンプの回路図。
【図２】本発明のバッファアンプの動作を説明するため
の電圧波形図。
の電圧波形図。
【図３】本発明のバッファアンプの動作を説明するため
の電流波形図。
の電流波形図。
【図４】定電流回路の他の回路構成図。
【図５】本発明のバッファアンプの他の実施の形態の回
路図。
路図。
【図６】従来のバッファアンプの回路図。
【図７】従来のバッファアンプの動作を説明するための
電圧波形図。
電圧波形図。
【図８】従来のバッファアンプの動作を説明するための
電流波形図。
電流波形図。
１ 差動回路 ２ 駆動回路 ３ プッシュプル出力回路 ４ 定電流回路 ５ スイッチ回路 ６ 電圧クランプ回路
Claims (6)
- 【請求項１】アンプ出力が帰還され、アンプ入力を増幅
する差動回路と、 前記差動回路からの差動回路出力が入力され、前記アン
プ出力の出力立ち上がり駆動電流を制御する駆動回路出
力を出力する駆動回路と、 前記駆動回路からの前記駆動回路出力の電位をプルアッ
プする定電流回路と、 前記アンプ出力により制御され、前記アンプ出力が所定
範囲のレベルの場合に、前記駆動回路出力をプルアップ
させないように前記定電流回路を切り離すスイッチ回路
と、 前記差動回路からの前記差動回路出力により出力立ち下
がり電流が制御され、前記駆動回路からの前記駆動回路
出力により出力立ち上がり電流が制御された前記アンプ
出力を出力する出力回路とを備えたバッファアンプ。 - 【請求項２】前記スイッチ回路は、 一端が電源に他端が前記定電流回路に接続され、ゲート
が前記アンプ出力に接続されたＭＯＳトランジスタを含
むことを特徴とする請求項１に記載のバッファアンプ。 - 【請求項３】前記駆動回路は、 前記差動回路出力が入力され、前記駆動回路出力を出力
する出力立ち上がり用駆動回路部と、 前記出力立ち上がり用駆動回路部をバイアスするバイア
ス回路部とを備えたことを特徴とする請求項１又は２に
記載のバッファアンプ。 - 【請求項４】前記出力回路は、 前記差動回路からの前記差動回路出力により前記出力立
ち下がり電流を制御する第１のＭＯＳトランジスタと、 前記駆動回路からの前記駆動回路出力により前記出力立
ち上がり駆動電流を制御する第２のＭＯＳトランジスタ
と、 前記第２のＭＯＳトランジスタによる前記出力立ち上が
り駆動電流により前記出力立ち上がり電流を制御するミ
ラー回路部とを備えたことを特徴とする請求項１乃至３
のいずれかに記載のバッファアンプ。 - 【請求項５】前記定電流源回路は、 定電流源、高インピーダンス素子、ダイオード接続され
たＭＯＳトランジスタ、又は、ゲートに所定電圧が印加
されたＭＯＳトランジスタのいずれかにより構成される
ことを特徴とする請求項１乃至４のいずれかに記載のバ
ッファアンプ。 - 【請求項６】前記駆動回路から前記駆動回路出力と前記
差動回路からの前記差動回路出力との間に設けられ、前
記駆動回路出力を所定電圧にクランプする電圧クランプ
回路をさらに備えたことを特徴とする請求項１乃至５の
いずれかに記載のバッファアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14650697A JP3435309B2 (ja) | 1997-06-04 | 1997-06-04 | バッファアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14650697A JP3435309B2 (ja) | 1997-06-04 | 1997-06-04 | バッファアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335952A true JPH10335952A (ja) | 1998-12-18 |
| JP3435309B2 JP3435309B2 (ja) | 2003-08-11 |
Family
ID=15409180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14650697A Expired - Fee Related JP3435309B2 (ja) | 1997-06-04 | 1997-06-04 | バッファアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3435309B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142816A (ja) * | 2005-11-18 | 2007-06-07 | Nec Electronics Corp | Ａｂ級出力回路 |
| JP2008109239A (ja) * | 2006-10-24 | 2008-05-08 | Denso Corp | 半導体素子駆動回路 |
| JP2015041987A (ja) * | 2013-08-23 | 2015-03-02 | 日本電信電話株式会社 | 周波数変換器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153903A (ja) * | 1986-08-13 | 1988-06-27 | Toshiba Corp | 増幅回路 |
| JPS63207209A (ja) * | 1987-02-24 | 1988-08-26 | Asahi Kasei Micro Syst Kk | 演算増幅器 |
| JPH0529847A (ja) * | 1991-07-10 | 1993-02-05 | Fujitsu Ltd | 能動負荷回路及びそれを用いた差動増幅器 |
| JPH08238046A (ja) * | 1995-03-03 | 1996-09-17 | Takeaki Morita | 釣り天秤誘導装置 |
| JPH09232883A (ja) * | 1996-02-23 | 1997-09-05 | Oki Micro Design Miyazaki:Kk | 演算増幅回路 |
-
1997
- 1997-06-04 JP JP14650697A patent/JP3435309B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153903A (ja) * | 1986-08-13 | 1988-06-27 | Toshiba Corp | 増幅回路 |
| JPS63207209A (ja) * | 1987-02-24 | 1988-08-26 | Asahi Kasei Micro Syst Kk | 演算増幅器 |
| JPH0529847A (ja) * | 1991-07-10 | 1993-02-05 | Fujitsu Ltd | 能動負荷回路及びそれを用いた差動増幅器 |
| JPH08238046A (ja) * | 1995-03-03 | 1996-09-17 | Takeaki Morita | 釣り天秤誘導装置 |
| JPH09232883A (ja) * | 1996-02-23 | 1997-09-05 | Oki Micro Design Miyazaki:Kk | 演算増幅回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142816A (ja) * | 2005-11-18 | 2007-06-07 | Nec Electronics Corp | Ａｂ級出力回路 |
| JP2008109239A (ja) * | 2006-10-24 | 2008-05-08 | Denso Corp | 半導体素子駆動回路 |
| JP2015041987A (ja) * | 2013-08-23 | 2015-03-02 | 日本電信電話株式会社 | 周波数変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3435309B2 (ja) | 2003-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5522818B2 (ja) | 増幅回路 | |
| US7391262B2 (en) | Circuit and method for driving bulk capacitance of amplifier input transistors | |
| US5440272A (en) | Differential amplifier | |
| KR19980028650A (ko) | 연산증폭기 | |
| US4336503A (en) | Driver circuit having reduced cross-over distortion | |
| US7405624B2 (en) | Class AB source follower | |
| US4482868A (en) | Output stage for a driver circuit having low quiescent output current | |
| US20130021101A1 (en) | Differential amplifier having rail-to-rail input voltage range | |
| US7548114B2 (en) | Apparatus for slew rate enhancement of an operational amplifier | |
| US7414474B2 (en) | Operational amplifier | |
| US20110163811A1 (en) | Fast Class AB Output Stage | |
| US6614280B1 (en) | Voltage buffer for large gate loads with rail-to-rail operation and preferable use in LDO's | |
| US5952882A (en) | Gain enhancement for operational amplifiers | |
| US7755428B2 (en) | Amplifying circuit | |
| US7042256B2 (en) | Voice coil motor power amplifier | |
| JP3435309B2 (ja) | バッファアンプ | |
| US11742810B2 (en) | Class AB buffer with multiple output stages | |
| US20070194838A1 (en) | Current mirror with improved output impedance at low power supplies | |
| KR20150025780A (ko) | 반도체 장치의 증폭 회로 | |
| US20100098268A1 (en) | High-voltage output amplifier for audio systems | |
| US6353363B1 (en) | Low voltage rail-to-rail CMOS output stage | |
| US11736073B2 (en) | Amplifier circuit and circuit system using the same | |
| US20230246595A1 (en) | High quiescent current control | |
| JP2003273672A (ja) | 差動増幅回路 | |
| JP3662758B2 (ja) | オペアンプ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090530 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |