KR20150025780A

KR20150025780A - 반도체 장치의 증폭 회로

Info

Publication number: KR20150025780A
Application number: KR20130103804A
Authority: KR
Inventors: 장문선
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-08-30
Filing date: 2013-08-30
Publication date: 2015-03-11
Also published as: US9154092B2; US20150061763A1

Abstract

본 기술은 입력 전압과 기준 전압의 차이를 증폭하여 예비 증폭 신호를 생성하도록 구성되는 제 1 증폭부; 상기 예비 증폭 신호를 2차 증폭하여 증폭 신호를 생성하도록 구성되는 제 2 증폭부; 및 액티브 신호에 응답하여 상기 제 1 증폭부에 추가적인 전류 패스를 형성하도록 구성되는 보상부를 포함할 수 있다.

Description

반도체 장치의 증폭 회로{AMPLIFICATION CIRCUIT OF SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 증폭 회로에 관한 것이다.

반도체 장치는 그 공정이 미세해질수록 외부 전압(VDD)의 레벨은 낮아지고, 반도체 장치를 구성하는 트랜지스터의 출력 특성 또한 감소하는 추세이다.

따라서 반도체 장치에서 사용되는 증폭 회로의 전압 이득도 감소하게 되므로 낮은 외부 전압을 사용하는 조건에서 원하는 전압 이득 특성을 갖는 증폭 회로를 필요로 한다.

본 발명의 실시예는 원하는 전압 이득 특성을 가질 수 있는 반도체 장치의 증폭 회로를 제공한다.

본 발명의 실시예는 입력 전압과 기준 전압의 차이를 증폭하여 예비 증폭 신호를 생성하도록 구성되는 제 1 증폭부; 상기 예비 증폭 신호를 2차 증폭하여 증폭 신호를 생성하도록 구성되는 제 2 증폭부; 및 액티브 신호에 응답하여 상기 제 1 증폭부에 추가적인 전류 패스를 형성하도록 구성되는 보상부를 포함할 수 있다.

본 발명의 실시예는 제 1 전류 패스와 제 2 전류 패스의 전압 차이를 증폭하여 예비 증폭 신호를 생성하도록 구성되는 차동 입력/단일 출력 증폭기; 상기 예비 증폭 신호를 2차 증폭하여 증폭 신호를 생성하도록 구성되는 단일 입력/단일 출력 증폭기; 및 액티브 신호에 응답하여 상기 차동 입력/단일 출력 증폭기에 제 3 전류 패스 및 제 4 전류 패스를 형성하도록 구성되는 보상부를 포함할 수 있다.

본 기술은 원하는 전압 이득을 갖는 반도체 장치의 증폭 회로를 제공할 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치의 증폭 회로(100)의 회로도,
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 증폭 회로(200)의 회로도이고,
도 3은 도 2에 따른 증폭 회로(200)의 동작 특성을 설명하기 위한 출력 파형도이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 증폭 회로(100)는 제 1 증폭부(110) 및 제 2 증폭부(120)를 포함할 수 있다.

제 1 증폭부(110)는 입력 전압(Vin)과 기준 전압(Vref)의 차이를 증폭하여 예비 증폭 신호(OUT_PRE)를 생성하도록 구성될 수 있다.

제 1 증폭부(110)는 대기 모드와 활성화 모드에 대하여 동작 전류량이 가변되도록 구성될 수 있다.

제 1 증폭부(110)는 대기 모드 즉, 대기 모드 신호(STB)의 활성화 시, 활성화 모드 즉, 액티브 신호(ACT)의 활성화 시에 비해 적은 동작 전류를 소모하도록 구성될 수 있다.

이때 대기 모드 신호(STB)는 반도체 장치가 대기 모드일 경우 활성화될 수 있다. 액티브 신호(ACT)는 반도체 장치가 데이터 리드 또는 라이트 등의 동작을 수행할 경우 활성화될 수 있다.

제 1 증폭부(110)는 차동 입력/단일 출력 증폭기(Differential-Input and Single-Ended Amplifier)로 구성할 수 있다.

제 1 증폭부(110)는 제 1 내지 제 6 트랜지스터(111 - 116)를 포함할 수 있다.

제 1 트랜지스터(111)는 소오스에 전원 전압(예를 들어, VDD)이 인가되고, 드레인을 통해 예비 증폭 신호(OUT_PRE)를 생성하도록 구성된다.

제 2 트랜지스터(112)는 소오스에 전원 전압(VDD)이 인가되고, 게이트가 제 1 트랜지스터(111)의 게이트와 자신의 드레인에 공통 연결된다.

제 3 트랜지스터(113)는 드레인이 제 1 트랜지스터(111)의 드레인과 연결되고, 게이트에 입력 전압(Vin)을 인가받는다.

제 4 트랜지스터(114)는 드레인이 제 2 트랜지스터(112)의 드레인과 연결되고, 게이트에 기준 전압(Vref)을 인가받는다.

제 5 트랜지스터(115)는 드레인이 제 3 트랜지스터(113)의 소오스 및 제 4 트랜지스터(114)의 소오스와 공통 연결되고, 게이트에 대기 모드 신호(STB)를 인가 받으며, 소오스가 접지된다.

제 6 트랜지스터(116)는 드레인이 제 3 트랜지스터(113)의 소오스 및 제 4 트랜지스터(114)의 소오스와 공통 연결되고, 게이트에 액티브 신호(ACT)를 인가 받으며, 소오스가 접지된다.

이때 제 5 트랜지스터(115)는 제 6 트랜지스터(116)에 비해 적은 전류 구동력을 갖도록 설계될 수 있다.

즉, 대기 모드일 경우 활성화 모드에 비해 증폭 회로(100)의 동작 전류 소모량이 감소되도록 한다.

제 2 증폭부(120)는 예비 증폭 신호(OUT_PRE)를 2차 증폭 및 반전시켜 증폭 신호(OUT)를 생성하도록 구성될 수 있다.

제 2 증폭부(120)는 단일 입력/단일 출력 증폭기(Single-Input and Single-Ended Amplifier)로 구성할 수 있다.

제 2 증폭부(120)는 인버터로 구성할 수 있다.

이와 같이 구성된 본 발명의 실시예에 따른 증폭 회로(100)의 동작을 설명하면 다음과 같다.

먼저, 활성화 모드 즉, 액티브 신호(ACT)가 로직 하이로 활성화된 경우에는 대기 모드 신호(STB)는 로직 로우로 비 활성화된다.

액티브 신호(ACT)가 로직 하이로 활성화되고, 대기 모드 신호(STB)는 로직 로우로 비 활성화되었으므로 제 5 트랜지스터(115)는 턴 오프 되고, 제 6 트랜지스터(116)는 턴 온 된다.

제 1 내지 제 4 트랜지스터(111 - 114)는 제 6 트랜지스터(116)에 의해 정해지는 동작 전류를 이용하여 입력 전압(Vin)과 기준 전압(Vref)의 차이를 증폭하여 예비 증폭 신호(OUT_PRE)를 생성한다.

제 2 증폭부(120)는 예비 증폭 신호(OUT_PRE)를 2차 증폭 및 반전시켜 증폭 신호(OUT)를 생성한다.

한편, 대기 모드 즉, 대기 모드 신호(STB)가 로직 하이로 활성화된 경우에는 액티브 신호(ACT)는 로직 로우로 비 활성화된다.

대기 모드 신호(STB)가 로직 하이로 활성화되고, 액티브 신호(ACT)는 로직 로우로 비 활성화 되었으므로 제 6 트랜지스터(116)는 턴 오프 되고, 제 5 트랜지스터(115)는 턴 온 된다.

제 1 내지 제 4 트랜지스터(111 - 114)는 제 5 트랜지스터(116)에 의해 정해지는 동작 전류 즉, 제 6 트랜지스터(115)에 비해 감소된 동작 전류를 이용하여 입력 전압(Vin)과 기준 전압(Vref)의 차이를 증폭하여 예비 증폭 신호(OUT_PRE)를 생성한다.

제 2 증폭부(120)는 제 2 증폭부(120)는 예비 증폭 신호(OUT_PRE)를 2차 증폭 및 반전시켜 증폭 신호(OUT)를 생성한다.

상술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 증폭 회로(100)는 2차 증폭을 통해 공정의 미세화 및 전원 전압(VDD)의 감소에 따른 전압 이득 감소를 보상할 수 있다.

도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 증폭 회로(200)는 제 1 증폭부(110), 제 2 증폭부(120) 및 보상부(210)를 포함할 수 있다.

제 1 증폭부(110)는 대기 모드와 활성화 모드에 대하여 동작 전류가 가변되도록 구성될 수 있다.

제 1 증폭부(110)는 제 1 전류 패스 즉, 입력 전류 패스와 제 2 전류 패스 즉, 기준 전류 패스를 포함할 수 있다.

제 1 전류 패스는 제 1 트랜지스터(111) 및 제 3 트랜지스터(113)와 제 5 트랜지스터(115) 또는 제 6 트랜지스터(116)로 이루어질 수 있다.

활성화 모드 즉, 액티브 신호(ACT)가 활성화된 경우의 제 1 전류 패스는 제 1 트랜지스터(111), 제 3 트랜지스터(113) 및 제 6 트랜지스터(116)로 이루어진다.

대기 모드 즉, 대기 모드 신호(STB)가 활성화된 경우의 제 1 전류 패스는 제 1 트랜지스터(111), 제 3 트랜지스터(113) 및 제 5 트랜지스터(115)로 이루어진다.

제 2 전류 패스는 제 2 트랜지스터(112) 및 제 4 트랜지스터(114)와 제 5 트랜지스터(115) 또는 제 6 트랜지스터(116)로 이루어질 수 있다.

활성화 모드 즉, 액티브 신호(ACT)가 활성화된 경우의 제 2 전류 패스는 제 2 트랜지스터(112), 제 4 트랜지스터(114) 및 제 6 트랜지스터(116)로 이루어진다.

대기 모드 즉, 대기 모드 신호(STB)가 활성화된 경우의 제 2 전류 패스는 제 2 트랜지스터(112), 제 4 트랜지스터(114) 및 제 5 트랜지스터(115)로 이루어진다.

제 2 증폭부(120)는 인버터로 구성할 수 있다.

보상부(210)는 액티브 신호(ACT)에 응답하여 제 1 증폭부(110)에 추가적인 전류 패스를 형성하도록 구성될 수 있다.

보상부(210)는 제 7 내지 제 10 트랜지스터(211 - 214)를 포함할 수 있다.

제 7 트랜지스터(211)는 소오스에 전원 전압(VDD)이 인가되고, 게이트가 제 1 트랜지스터(111)의 드레인과 연결된다.

제 7 트랜지스터(211)는 제 1 다이오드로서 동작하도록 구성된다.

제 8 트랜지스터(212)는 소오스가 제 7 트랜지스터(211)의 드레인과 연결되고, 게이트에 반전된 액티브 신호(ACTB)를 인가 받으며, 드레인이 제 7 트랜지스터(211)의 게이트와 연결된다.

제 8 트랜지스터(212)는 반전된 액티브 신호(ACTB)가 로직 로우로 활성화된 경우 제 7 트랜지스터(211) 즉, 제 1 다이오드를 제 1 트랜지스터(111)와 병렬 연결시키기 위한 제 1 스위치로서 동작한다.

제 9 트랜지스터(213)는 소오스에 전원 전압(VDD)이 인가되고, 게이트가 제 2 트랜지스터(112)의 드레인과 연결된다.

제 9 트랜지스터(213)는 제 2 다이오드로서 동작하도록 구성된다.

제 10 트랜지스터(214)는 소오스가 제 9 트랜지스터(213)의 드레인과 연결되고, 게이트에 반전된 액티브 신호(ACTB)를 인가 받으며, 드레인이 제 9 트랜지스터(213)의 게이트와 연결된다.

제 10 트랜지스터(214)는 반전된 액티브 신호(ACTB)가 로직 로우로 활성화된 경우 제 9 트랜지스터(213) 즉, 제 2 다이오드를 제 2 트랜지스터(112)와 병렬 연결시키기 위한 제 2 스위치로서 동작한다.

보상부(210)는 액티브 신호(ACT)에 응답하여 제 1 증폭부(110)와 연결되는 제 3 전류 패스 및 제 4 전류 패스를 추가함으로써 제 1 증폭부(110)의 전류량을 증가시키도록 구성될 수 있다.

제 3 전류 패스는 제 7 트랜지스터(211), 제 8 트랜지스터(212), 제 3 트랜지스터(113) 및 제 6 트랜지스터(116)로 이루어질 수 있다.

제 4 전류 패스는 제 9 트랜지스터(213), 제 10 트랜지스터(214), 제 4 트랜지스터(114) 및 제 6 트랜지스터(116)로 이루어질 수 있다.

이와 같이 구성된 본 발명의 다른 실시예에 따른 증폭 회로(200)의 동작을 설명하면 다음과 같다.

먼저, 대기 모드 즉, 대기 모드 신호(STB)가 로직 하이로 활성화된 경우에는 액티브 신호(ACT)는 로직 로우로 비 활성화되고 반전된 액티브 신호(ACTB)는 로직 하이로 비 활성화된다.

대기 모드 신호(STB)가 로직 하이로 활성화되고, 액티브 신호(ACT)와 반전된 액티브 신호(ACTB)는 각각 로직 로우와 로직 하이로 비 활성화 되었으므로 제 6 트랜지스터(116), 제 8 트랜지스터(212) 및 제 10 트랜지스터(214)는 턴 오프 되고, 제 5 트랜지스터(115)는 턴 온 된다.

제 1 전류 패스(111, 113, 115)와 제 2 전류 패스(112, 114, 115)의 전류량 차이에 의해 예비 증폭 신호(OUT_PRE)가 생성된다.

즉, 제 1 내지 제 4 트랜지스터(111 - 114)는 제 5 트랜지스터(116)에 의해 정해지는 동작 전류 즉, 제 6 트랜지스터(115)에 비해 감소된 동작 전류를 이용하여 입력 전압(Vin)과 기준 전압(Vref)의 차이를 증폭하여 예비 증폭 신호(OUT_PRE)를 생성한다.

이때 제 8 트랜지스터(212) 및 제 10 트랜지스터(214)가 턴 오프 되었으므로 제 3 전류 패스(211, 212) 및 제 4 전류 패스(213, 214)는 차단된다.

한편, 활성화 모드 즉, 액티브 신호(ACT) 및 반전된 액티브 신호(ACTB)가 각각 로직 하이와 로직 로우로 활성화된 경우에는 대기 모드 신호(STB)는 로직 로우로 비 활성화된다.

액티브 신호(ACT) 및 반전된 액티브 신호(ACTB)가 각각 로직 하이와 로직 로우로 활성화되고, 대기 모드 신호(STB)는 로직 로우로 비 활성화되었으므로 제 5 트랜지스터(115)는 턴 오프 되고, 제 6 트랜지스터(116), 제 8 트랜지스터(212) 및 제 10 트랜지스터(214)는 턴 온 된다.

제 1 및 제 3 전류 패스((111, 113, 116) + (211, 212))와 제 2 및 제 4 전류 패스((112, 114, 116) + (213, 214))의 전류량 차이에 의해 예비 증폭 신호(OUT_PRE)가 생성된다.

즉, 제 1 내지 제 4 트랜지스터(111 - 114)는 제 6 트랜지스터(116) 및 제 7 내지 제 10 트랜지스터(211 - 214)에 의해 대기 모드에 비해 증가된 동작 전류를 이용하여 입력 전압(Vin)과 기준 전압(Vref)의 차이를 증폭하여 예비 증폭 신호(OUT_PRE)를 생성한다.

이때 제 1 증폭부(110)의 두 입력 즉, 입력 전압(Vin)과 기준 전압(Vref)이 동일한 레벨일 경우의 출력을 출력 동작점이라 정의한다.

제 1 증폭부(110)의 출력 동작점과 제 2 증폭부(120)의 로직 문턱 전압(Logic Threshold Voltage)이 일치하면 최종 출력 즉, 증폭 신호(OUT)가 오차 없이 발생될 수 있다.

그러나 제 1 증폭부(110)의 전압 이득이 원하는 수준 미만이면 증폭 신호(OUT)에 오차가 발생할 수 있다.

즉, 도 3을 참조하면, 제 1 증폭부(110)의 전압 이득이 원하는 수준 이상인 경우, 예비 증폭 신호(OUT_PRE)는 (a)와 같은 출력을 나타낼 수 있다.

그러나 제 1 증폭부(110)의 전압 이득이 원하는 수준 미만이면 예비 증폭 신호(OUT_PRE)는 (b)와 같은 출력을 나타낼 수 있다.

또한 활성화 모드의 동작 전류 증가에 따라 제 1 증폭부(110)의 출력 동작점은 (c)와 같이 대기 모드의 출력 동작점에 비해 더욱 낮아질 수 있다.

따라서 본 발명의 다른 실시예는 상술한 바와 같이, 활성화 모드에서 추가적인 전류 패스 즉, 제 3 전류 패스 및 제 4 전류 패스가 형성되도록 함으로써 출력 동작점이 감소되지 않고 대기 모드의 경우와 유사한 출력 동작점을 갖도록 한다.

상술한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 증폭 회로(100)는 2차 증폭을 통해 공정의 미세화 및 전원 전압(VDD)의 감소에 따른 전압 이득 감소를 보상할 수 있음은 물론이고, 출력 동작점의 감소를 보상하여 안정적인 출력 특성을 가질 수 있도록 한다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

입력 전압과 기준 전압의 차이를 증폭하여 예비 증폭 신호를 생성하도록 구성되는 제 1 증폭부;
상기 예비 증폭 신호를 2차 증폭하여 증폭 신호를 생성하도록 구성되는 제 2 증폭부; 및
액티브 신호에 응답하여 상기 제 1 증폭부에 추가적인 전류 패스를 형성하도록 구성되는 보상부를 포함하는 반도체 장치의 증폭 회로.
제 1 항에 있어서,
상기 제 1 증폭부는
대기 모드 신호와 상기 액티브 신호에 응답하여 동작 전류가 가변되도록 구성되는 반도체 장치의 증폭 회로.
제 1 항에 있어서,
상기 보상부는
상기 입력 전압과 상기 기준 전압이 같은 경우의 상기 예비 증폭 신호의 레벨을 정의하는 출력 동작점과 상기 제 2 증폭부의 문턱 전압 레벨의 차이를 상기 추가적인 전류 패스를 통해 보상하도록 구성되는 반도체 장치의 증폭 회로.
제 1 항에 있어서,
상기 보상부는
제 1 다이오드,
상기 액티브 신호의 활성화에 응답하여 상기 제 1 다이오드를 상기 입력 전압에 의해 제어되는 상기 제 1 증폭부의 전류 패스와 연결시키도록 구성된 제 1 스위치,
제 2 다이오드, 및
상기 액티브 신호의 활성화에 응답하여 상기 제 2 다이오드를 상기 기준 전압에 의해 제어되는 상기 제 1 증폭부의 전류 패스와 연결시키도록 구성된 제 2 스위치를 포함하는 반도체 장치의 증폭 회로.
제 1 전류 패스와 제 2 전류 패스의 전압 차이를 증폭하여 예비 증폭 신호를 생성하도록 구성되는 차동 입력/단일 출력 증폭기(Differential-Input and Single-Ended Amplifier);
상기 예비 증폭 신호를 2차 증폭하여 증폭 신호를 생성하도록 구성되는 단일 입력/단일 출력 증폭기(Single-Input and Single-Ended Amplifier); 및
액티브 신호에 응답하여 상기 차동 입력/단일 출력 증폭기에 제 3 전류 패스 및 제 4 전류 패스를 형성하도록 구성되는 보상부를 포함하는 반도체 장치의 증폭 회로.
제 5 항에 있어서,
상기 차동 입력/단일 출력 증폭기는
대기 모드 신호와 상기 액티브 신호에 응답하여 동작 전류가 가변되도록 구성되는 반도체 장치의 증폭 회로.
제 5 항에 있어서,
상기 차동 입력/단일 출력 증폭기는
입력 전압에 응답하여 전류량이 제어되는 상기 제 1 전류 패스, 및
기준 전압에 응답하여 전류량이 제어되는 상기 제 2 전류 패스를 포함하는 반도체 장치의 증폭 회로.
제 7 항에 있어서,
상기 제 1 전류 패스는
대기 모드 신호와 상기 액티브 신호에 응답하여 동작 전류가 가변되도록 구성되는 반도체 장치의 증폭 회로.
제 7 항에 있어서,
상기 제 2 전류 패스는
대기 모드 신호와 상기 액티브 신호에 응답하여 동작 전류가 가변되도록 구성되는 반도체 장치의 증폭 회로.
제 5 항에 있어서,
상기 보상부는
상기 제 1 전류 패스와 연결되는 상기 제 3 전류 패스, 및
상기 제 2 전류 패스와 연결되는 상기 제 4 전류 패스를 포함하는 반도체 장치의 증폭 회로.
제 10 항에 있어서,
상기 제 3 전류 패스는
다이오드, 및
상기 액티브 신호의 활성화에 응답하여 상기 다이오드를 상기 제 1 전류 패스와 연결시키도록 구성된 스위치를 포함하는 반도체 장치의 증폭 회로.
제 10 항에 있어서,
상기 제 4 전류 패스는
다이오드, 및
상기 액티브 신호의 활성화에 응답하여 상기 다이오드를 상기 제 2 전류 패스와 연결시키도록 구성된 스위치를 포함하는 반도체 장치의 증폭 회로.
제 7 항에 있어서,
상기 보상부는
상기 입력 전압과 상기 기준 전압이 같은 경우의 상기 예비 증폭 신호의 레벨을 정의하는 출력 동작점과 상기 단일 입력/단일 출력 증폭기의 문턱 전압 레벨의 차이를 상기 제 3 전류 패스 및 상기 제 4 전류 패스를 통해 보상하도록 구성되는 반도체 장치의 증폭 회로.