KR20210040552A - 전압 생성 회로 및 이를 포함하는 입력 버퍼 - Google Patents

전압 생성 회로 및 이를 포함하는 입력 버퍼 Download PDF

Info

Publication number
KR20210040552A
KR20210040552A KR1020190122901A KR20190122901A KR20210040552A KR 20210040552 A KR20210040552 A KR 20210040552A KR 1020190122901 A KR1020190122901 A KR 1020190122901A KR 20190122901 A KR20190122901 A KR 20190122901A KR 20210040552 A KR20210040552 A KR 20210040552A
Authority
KR
South Korea
Prior art keywords
voltage
transistor
terminal
internal power
circuit
Prior art date
Application number
KR1020190122901A
Other languages
English (en)
Inventor
황진하
안순성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190122901A priority Critical patent/KR20210040552A/ko
Priority to US16/877,975 priority patent/US11392152B2/en
Priority to CN202010708610.2A priority patent/CN112615618A/zh
Publication of KR20210040552A publication Critical patent/KR20210040552A/ko
Priority to US17/840,807 priority patent/US11550347B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01806—Interface arrangements
    • H03K19/01812—Interface arrangements with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45466—Indexing scheme relating to differential amplifiers the CSC being controlled, e.g. by a signal derived from a non specified place in the dif amp circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Abstract

본 기술은 내부 전원 전압 단자에 연결되고, 다이오드-접속이 이루어진 제 1 트랜지스터; 상기 제 1 트랜지스터와 연결되고, 다이오드-접속이 이루어진 제 2 트랜지스터; 및 상기 제 2 트랜지스터와 접지 전압 단자 사이에 연결되며, 외부 전원 전압에 따라 생성된 제 1 기준전압에 따라 동작하는 제 3 트랜지스터를 포함하며, 상기 내부 전원 전압의 레벨 상승에 따라 상기 제 2 트랜지스터의 문턱 전압이 상승하여 상기 제 2 트랜지스터의 드레인 단자를 통해 생성되는 제 2 기준 전압의 레벨 변동폭을 제한하도록 구성될 수 있다.

Description

전압 생성 회로 및 이를 포함하는 입력 버퍼{VOLTAGE GENERATION CIRCUIT AND INPUT BUFFER INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 전압 생성 회로 및 이를 포함하는 입력 버퍼에 관한 것이다.
반도체 회로는 외부에서 제공되는 입력 신호를 입력 받기 위한 입력 버퍼를 포함하고 있다.
입력 버퍼는 이종 전원 전압 즉, 외부에서 제공되는 전원 전압(이하, 외부 전원 전압) 또는/및 내부에서 제공되는 전원 전압(이하, 내부 전원 전압)에 따라 동작할 수 있다.
입력 버퍼는 이종 전원 전압의 변동에 상관없이 안정적인 출력 특성을 가지도록 하는 것이 매우 중요하다.
본 발명의 실시예는 전원 전압의 변동에 상관없이 안정적인 출력 특성을 가질 수 있는 전압 생성회로 및 이를 포함하는 입력 버퍼를 제공한다.
본 발명의 실시예는 내부 전원 전압 단자에 연결되고, 다이오드-접속이 이루어진 제 1 트랜지스터; 상기 제 1 트랜지스터와 연결되고, 다이오드-접속이 이루어진 제 2 트랜지스터; 및 상기 제 2 트랜지스터와 접지 전압 단자 사이에 연결되며, 외부 전원 전압에 따라 생성된 제 1 기준전압에 따라 동작하는 제 3 트랜지스터를 포함하며, 상기 내부 전원 전압의 레벨 상승에 따라 상기 제 2 트랜지스터의 문턱 전압이 상승하여 상기 제 2 트랜지스터의 드레인 단자를 통해 생성되는 제 2 기준 전압의 레벨 변동폭을 제한하도록 구성될 수 있다.
본 발명의 실시예는 내부 전원 전압을 인가 받으며, 외부 전원 전압에 따라 생성된 제 1 기준 전압과 보상 바이어스 전압에 따라 입력 신호를 증폭하여 출력 신호를 생성하도록 구성된 증폭 회로; 및 상기 증폭 회로를 복제한 복제 회로에서 생성된 예비 보상 신호 및 내부적으로 생성한 제 2 기준 전압에 따라 상기 보상 바이어스 전압을 생성하도록 구성된 보상 회로를 포함하며, 상기 보상 회로는 상기 내부 전원 전압의 레벨 상승에 따라 레벨 변동이 제한되는 상기 제 2 기준 전압을 생성하도록 구성될 수 있다.
본 기술은 전원 전압의 변동에 상관없이 안정적인 출력 특성을 가질 수 있다.
도 1은 본 발명의 실시예에 따른 입력 버퍼의 구성을 나타낸 도면,
도 2는 도 1의 증폭 회로의 구성을 나타낸 도면,
도 3은 도 1의 보상 회로의 구성을 나타낸 도면,
도 4는 본 발명의 다른 실시예에 따른 입력 버퍼의 구성을 나타낸 도면이고,
도 5는 도 4의 보상 회로의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 입력 버퍼의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 입력 버퍼(100)는 증폭 회로(200) 및 보상 회로(300)를 포함할 수 있다.
증폭 회로(200)는 내부 전원 전압(VCCI) 및 보상 바이어스 전압(VBCMFB)에 따라 차동 입력 신호(IN/INB)를 증폭하여 차동 출력 신호(OUT/OUTB)를 생성할 수 있다.
차동 입력 신호(IN/INB) 중에서 IN으로서 데이터 신호(DQ)가 입력될 수 있고, INB로서 제 1 기준 전압(VREFQ)이 입력될 수 있다.
보상 회로(300)는 증폭 회로(200)를 복제한 복제 회로를 포함하며, 내부 전원 전압(VCCI) 및 차동 입력 신호(IN/INB) 중에서 어느 하나 예를 들어, INB에 따라 보상 바이어스 전압(VBCMFB)을 생성할 수 있다.
내부 전원 전압(VCCI) 및 제 1 기준 전압(VREFQ)은 본 발명의 실시예에 따른 입력 버퍼(100)가 사용되는 반도체 장치에 포함된 회로 예를 들어, 전압 생성 회로(10)에서 생성될 수 있다.
전압 생성 회로(10)는 외부 전원 전압(VCCQ)을 이용하여 내부 전원 전압(VCCI) 및 제 1 기준 전압(VREFQ)을 생성할 수 있다.
도 2는 도 1의 증폭 회로의 구성을 나타낸 도면이다.
도 2를 참조하면, 증폭 회로(200)는 복수의 트랜지스터(201, 204, 205, 206, 207) 및 복수의 부하(208, 209)를 포함할 수 있다.
제 1 트랜지스터(201)는 보상 바이어스 전압(VBCMFB)에 응답하여 내부 전원 전압(VCCI)에 따른 전류량을 조정하는 커런트 소스로 동작할 수 있다.
제 1 트랜지스터(201)의 소오스 단자에 내부 전원 전압(VCCI)이 인가되고, 게이트 단자에 보상 바이어스 전압(VBCMFB)이 입력될 수 있다.
제 1 트랜지스터(201)의 드레인 단자에 제 2 트랜지스터(204)의 소오스 단자 및 제 3 트랜지스터(205)의 소오스 단자가 연결될 수 있다.
제 2 트랜지스터(204) 및 제 3 트랜지스터(205)가 차동 페어(203)를 구성할 수 있다.
제 2 트랜지스터(204)의 게이트 단자에 차동 입력 신호(IN/INB) 중에서 INB가 입력되고, 드레인 단자를 통해 차동 출력 신호(OUT/OUTB) 중에서 OUTB가 생성될 수 있다.
제 3 트랜지스터(205)의 게이트 단자에 차동 입력 신호(IN/INB) 중에서 IN이 입력되고, 드레인 단자를 통해 차동 출력 신호(OUT/OUTB) 중에서 OUT이 생성될 수 있다.
제 4 트랜지스터(206)의 드레인 단자에 제 2 트랜지스터(204)의 드레인 단자와 연결되고, 게이트 단자에 인에이블 신호(EN)가 입력될 수 있다.
제 1 부하(LD1)의 일단이 접지단과 연결되고, 타단이 제 4 트랜지스터(206)의 소오스 단자와 연결될 수 있다.
제 5 트랜지스터(207)의 드레인 단자에 제 3 트랜지스터(205)의 드레인 단자와 연결되고, 게이트 단자에 인에이블 신호(EN)가 입력될 수 있다.
제 2 부하(LD2)의 일단이 접지단과 연결되고, 타단이 제 5 트랜지스터(207)의 소오스 단자와 연결될 수 있다.
상술한 증폭 회로(200)는 인에이블 신호(EN)의 활성화 구간(예를 들어, 하이 레벨 구간) 동안 제 1 기준 전압(VREFQ)에 따라 데이터 신호(DQ)를 증폭하여 차동 출력 신호(OUT/OUTB)를 생성하며, 보상 바이어스 전압(VBCMFB)에 따라 차동 출력 신호(OUT/OUTB)의 레벨이 보정될 수 있다.
추후 언급에 앞서, 보상 바이어스 전압(VBCMFB)이 내부 전원 전압(VCCI)의 변동을 보상한 값을 가지므로 본 발명의 실시예에 따른 증폭 회로(200)는 차동 출력 신호(OUT/OUTB)가 안정적인 레벨을 가지도록 할 수 있다.
한편, 도시하지 않았으나, 증폭 회로(200)는 차동 출력 신호(OUT/OUTB)의 레벨을 CMOS 레벨로 변환하기 위한 레일 투 레일(Rail to Rail) 방식의 증폭 회로 및 슬라이서를 더 포함할 수 있다.
도 3은 도 1의 보상 회로의 구성을 나타낸 도면이다.
도 3을 참조하면, 보상 회로(300)는 복제 회로(310), 차동 증폭기(320) 및 전압 생성 회로(330)를 포함할 수 있다.
복제 회로(310)는 도 2의 증폭 회로(200)와 동일한 전기적 특성을 갖도록 증폭 회로(200)를 복제하여 구성될 수 있다.
복제 회로(310)는 복수의 트랜지스터(311, 312, 313) 및 부하(LD)(314)를 포함할 수 있다.
제 1 트랜지스터(311)는 보상 바이어스 전압(VBCMFB)에 응답하여 내부 전원 전압(VCCI)에 따른 전류량을 조정하는 커런트 소스로 동작할 수 있다.
제 1 트랜지스터(311)의 소오스 단자에 내부 전원 전압(VCCI)이 인가되고, 게이트 단자에 보상 바이어스 전압(VBCMFB)이 입력될 수 있다.
제 1 트랜지스터(311)의 드레인 단자에 제 2 트랜지스터(312)의 소오스 단자가 연결될 수 있다.
제 2 트랜지스터(312)의 게이트 단자에 제 1 기준 전압(VREFQ)이 입력되고, 드레인 단자를 통해 예비 보상 신호(OIN2_CMFB)가 생성될 수 있다.
제 3 트랜지스터(313)의 드레인 단자에 제 2 트랜지스터(312)의 드레인 단자가 연결되고, 게이트 단자에 인에이블 신호(EN)가 입력될 수 있다.
부하(LD)의 일단이 접지단과 연결되고, 타단이 제 3 트랜지스터(313)의 소오스 단자와 연결될 수 있다.
차동 증폭기(320)는 인에이블 신호(EN)의 하이 레벨 구간 동안 예비 보상 신호(OIN2_CMFB)와 분배 전압(VCCI/2)을 비교하여 보상 바이어스 전압(VBCMFB)을 생성할 수 있다.
전압 생성 회로(330)는 내부 전원 전압(VCCI)을 분배하여 분배 전압(VCCI/2)을 생성할 수 있다.
전압 생성 회로(330)는 복수의 트랜지스터(331, 332) 및 분배 저항(333, 334)을 포함할 수 있다.
제 1 트랜지스터(331)의 소오스 단자에 내부 전원 전압(VCCI)이 인가되고, 게이트 단자에 반전된 인에이블 신호(ENB)가 인가될 수 있다.
제 1 저항(333)의 일단이 제 1 트랜지스터(331)의 드레인 단자와 연결될 수 있다.
제 2 저항(334)의 일단이 제 1 저항(333)의 타단과 연결될 수 있다.
본 발명의 실시예는 분배 전압(VCCI/2)이 내부 전원 전압(VCCI)의 절반에 해당하는 값을 갖도록 한 예를 든 것으로, 제 1 저항(333)과 제 2 저항(334)은 동일한 저항 값을 가지도록 설계될 수 있다. 제 1 저항(333)과 제 2 저항(334)이 동일한 저항 값을 가지므로 제 1 저항(333)과 제 2 저항(334)이 연결된 노드에서 내부 전원 전압(VCCI)의 절반에 해당하는 분배 전압(VCCI/2)이 생성될 수 있다.
제 2 트랜지스터(332)의 드레인 단자가 제 2 저항(334)의 타단과 연결되고, 게이트 단자에 인에이블 신호(EN)가 인가되며, 소오스 단자가 접지단과 연결될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 입력 버퍼(100)의 동작을 설명하면 다음과 같다.
상술한 보상 회로(300)는 복제 회로(310)가 도 2의 증폭 회로(200)와 동일한 전기적 특성을 가질 수 있다. 따라서 복제 회로(310)에서 출력되는 예비 보상 신호(OIN2_CMFB)가 증폭 회로(200)에서 출력되는 차동 출력 신호(OUT/OUTB) 중에서 어느 하나 예를 들어, OUT와 동일한 전압 레벨 변화를 가지도록 할 수 있다.
차동 증폭기(320)가 예비 보상 신호(OIN2_CMFB)와 분배 전압(VCCI/2)을 비교하여 보상 바이어스 전압(VBCMFB)을 생성하므로, 보상 바이어스 전압(VBCMFB)은 내부 전원 전압(VCCI)의 변동을 보상한 값을 가질 수 있다.
증폭 회로(200)는 보상 바이어스 전압(VBCMFB)에 따라 차동 입력 신호(IN/INB)를 증폭하여 차동 출력 신호(OUT/OUTB)를 생성한다.
따라서 차동 출력 신호(OUT/OUTB)는 내부 전원 전압(VCCI)의 변동에 상관없이 안정적인 레벨을 가질 수 있다.
도 4는 본 발명의 다른 실시예에 따른 입력 버퍼의 구성을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 입력 버퍼(101)는 증폭 회로(200) 및 보상 회로(301)를 포함할 수 있다.
증폭 회로(200)는 보상 바이어스 전압(VBCMFB)에 따라 차동 입력 신호(IN/INB)를 증폭하여 차동 출력 신호(OUT/OUTB)를 생성할 수 있다.
차동 입력 신호(IN/INB) 중에서 IN으로서 데이터 신호(DQ)가 입력될 수 있고, INB로서 제 1 기준 전압(VREFQ)이 입력될 수 있다.
증폭 회로(200)는 도 2와 동일하게 구성할 수 있다.
보상 회로(301)는 증폭 회로(200)를 복제한 복제 회로를 포함하며, 차동 입력 신호(IN/INB) 중에서 어느 하나 예를 들어, INB에 따라 보상 바이어스 전압(VBCMFB)을 생성할 수 있다.
보상 회로(301)는 보상 바이어스 전압(VBCMFB)이 외부 전원 전압(VCCQ) 대비 내부 전원 전압(VCCI)의 변동에 상대적으로 둔감한 변화를 갖도록 할 수 있다.
보상 회로(301)는 보상 바이어스 전압(VBCMFB)이 내부 전원 전압(VCCI)의 변동에 둔감하며, 외부 전원 전압(VCCQ)의 변동을 보상한 레벨을 갖도록 할 수 있다.
도 5는 도 4의 보상 회로의 구성을 나타낸 도면이다.
도 5를 참조하면, 보상 회로(301)는 복제 회로(410), 차동 증폭기(420) 및 전압 생성 회로(430)를 포함할 수 있다.
복제 회로(410)는 증폭 회로(200)와 동일한 전기적 특성을 갖도록 증폭 회로(200)를 복제하여 구성될 수 있다.
복제 회로(410)는 복수의 트랜지스터(411, 412, 413) 및 부하(LD)(414)를 포함할 수 있다.
제 1 트랜지스터(411)는 보상 바이어스 전압(VBCMFB)에 응답하여 내부 전원 전압(VCCI)에 따른 전류량을 조정하는 커런트 소스로 동작할 수 있다.
제 1 트랜지스터(411)의 소오스 단자에 내부 전원 전압(VCCI)이 인가되고, 게이트 단자에 보상 바이어스 전압(VBCMFB)이 입력될 수 있다.
제 1 트랜지스터(411)의 드레인 단자에 제 2 트랜지스터(412)의 소오스 단자가 연결될 수 있다.
제 2 트랜지스터(412)의 게이트 단자에 제 1 기준 전압(VREFQ)이 입력되고, 드레인 단자를 통해 예비 보상 신호(OIN2_CMFB)가 생성될 수 있다.
제 3 트랜지스터(413)의 드레인 단자에 제 2 트랜지스터(412)의 드레인 단자가 연결되고, 게이트 단자에 인에이블 신호(EN)가 입력될 수 있다.
부하(LD)의 일단이 접지단과 연결되고, 타단이 제 3 트랜지스터(413)의 소오스 단자와 연결될 수 있다.
차동 증폭기(420)는 인에이블 신호(EN)의 하이 레벨 구간 동안 예비 보상 신호(OIN2_CMFB)와 제 2 기준 전압(VCMFB_REF)을 비교하여 보상 바이어스 전압(VBCMFB)을 생성할 수 있다.
차동 증폭기(420)는 제 2 기준 전압(VCMFB_REF)의 레벨이 하강함에 따라 보상 바이어스 전압(VBCMFB)의 레벨을 상승시키고, 제 2 기준 전압(VCMFB_REF)의 레벨이 상승함에 따라 보상 바이어스 전압(VBCMFB)의 레벨을 하강시킬 수 있다.
전압 생성 회로(430)는 내부 전원 전압(VCCI) 및 제 1 기준 전압(VREFQ)에 따라 제 2 기준 전압(VCMFB_REF)을 생성할 수 있다.
전압 생성 회로(430)는 내부 전원 전압(VCCI) 및 제 1 기준 전압(VREFQ)에 따라, 외부 전원 전압(VCCQ) 대비 내부 전원 전압(VCCI)의 변동에 상대적으로 둔감한 변화를 갖는 제 2 기준 전압(VCMFB_REF)을 생성할 수 있다.
전압 생성 회로(430)는 내부 전원 전압(VCCI) 및 제 1 기준 전압(VREFQ)에 따라 내부 전원 전압(VCCI)의 변동에 둔감하며 외부 전원 전압(VCCQ)의 변동을 보상한 레벨을 갖는 제 2 기준 전압(VCMFB_REF)을 생성할 수 있다.
전압 생성 회로(430)는 내부 전원 전압(VCCI) 단자와 접지 전압 단자 사이에 연결된 복수의 트랜지스터(431, 432, 433, 434, 435)를 포함할 수 있다.
제 1 트랜지스터(431)는 소오스 단자에 내부 전원 전압(VCCI)이 인가되고, 게이트 단자가 자신의 드레인 단자와 연결될 수 있다.
제 2 트랜지스터(432)는 소오스 단자에 제 1 트랜지스터(431)의 드레인 단자가 연결되고, 게이트 단자가 자신의 드레인 단자와 연결될 수 있다.
제 1 트랜지스터(431) 및 제 2 트랜지스터(432)는 각각 자신의 게이트 단자와 자신의 드레인 단자가 연결된 방식으로 다이오드-접속이 이루어질 수 있다. 제 1 트랜지스터(431)를 제 1 다이오드-접속 트랜지스터라 칭할 수 있고, 제 2 트랜지스터(432)를 제 2 다이오드-접속 트랜지스터라 칭할 수 있다.
제 1 트랜지스터(431)의 벌크 단자 및 제 2 트랜지스터(432)의 벌크 단자에는 내부 전원 전압(VCCI)이 인가될 수 있다.
제 3 트랜지스터(433)의 드레인 단자는 제 2 트랜지스터(432)의 드레인 단자와 연결되고, 게이트 단자에 제 1 기준 전압(VREFQ)이 인가될 수 있다.
제 2 트랜지스터(432)의 드레인 단자와 제 3 트랜지스터(433)의 드레인 단자가 연결된 노드에서 제 2 기준 전압(VCMFB_REF)가 생성될 수 있다.
제 4 트랜지스터(434)의 드레인 단자는 제 3 트랜지스터(433)의 소오스 단자와 연결되고, 게이트 단자는 자신의 드레인 단자와 연결될 수 있다.
제 5 트랜지스터(435)의 드레인 단자는 제 4 트랜지스터의 소오스 단자와 연결되고, 게이트 단자에 인에이블 신호(EN)가 인가되며, 소오스 단자에 접지 전압이 인가될 수 있다.
제 3 트랜지스터(433)의 벌크 단자, 제 4 트랜지스터(434)의 벌크 단자 및 제 5 트랜지스터(435)의 벌크 단자에는 접지 전압이 인가될 수 있다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 입력 버퍼(101)의 동작을 설명하면 다음과 같다.
전압 생성 회로(430)는 단일 전류 패스 구조 즉, 내부 전원 전압(VCCI) 단자와 접지 전압 단자 사이에 직렬 연결된 복수의 트랜지스터(431, 432, 433, 434, 435) 구조이며, 제 3 트랜지스터(433)의 게이트 단자에 제 1 기준 전압(VREFQ)을 인가하였다. 따라서 전압 생성 회로(430)는 제 1 기준 전압(VREFQ)의 레벨이 상승하면, 즉, 외부 전원 전압(VCCQ)의 레벨이 상승하면 제 3 트랜지스터(433)의 Vds(드레인-소오스 전압)가 감소하므로 제 2 기준 전압(VCMFB_REF)의 레벨을 하강시키게 된다.
전압 생성 회로(430)는 제 2 기준 전압(VCMFB_REF)을 외부 전원 전압(VCCQ)의 레벨과 반비례하는 레벨로 생성할 수 있다.
제 1 트랜지스터(431) 및 제 2 트랜지스터(432)는 각각 다이오드-접속 트랜지스터로서, 각각의 벌크 단자에 내부 전원 전압(VCCI)이 인가되므로 내부 전원 전압(VCCI)의 레벨 상승/하강에 따라 제 1 트랜지스터(431) 및 제 2 트랜지스터(432)의 문턱 전압이 상승/하강하게 된다.
제 1 트랜지스터(431) 및 제 2 트랜지스터(432)의 문턱 전압이 상승/하강함에 따라 내부 전원 전압(VCCI)의 상승/하강에 따른 제 2 기준 전압(VCMFB_REF)의 변동 폭을 제한할 수 있다.
제 2 기준 전압(VCMFB_REF)의 변동 폭 제한은 제 1 트랜지스터(431) 및 제 2 트랜지스터(432)를 다이오드-접속 구조를 적용하지 않은 일반적인 트랜지스터의 경우에 비해 상대적인 경우의 예를 든 것이다.
상술한 바와 같이, 전압 생성 회로(430)는 제 2 기준 전압(VCMFB_REF)을 내부 전원 전압(VCCI)의 레벨 변동에 둔감하며, 외부 전원 전압(VCCQ)의 레벨과 반비례하는 레벨로 생성할 수 있다.
차동 증폭기(420)는 제 2 기준 전압(VCMFB_REF)의 레벨이 하강/상승함에 따라 보상 바이어스 전압(VBCMFB)의 레벨을 상승/하강시킨다.
보상 바이어스 전압(VBCMFB)이 제 2 기준 전압(VCMFB_REF)과 반비례하게 변하므로 보상 바이어스 전압(VBCMFB)은 내부 전원 전압(VCCI)의 레벨 변동에 둔감하며, 외부 전원 전압(VCCQ)의 레벨 변동을 보상한 레벨을 가지게 된다.
증폭 회로(200)는 보상 바이어스 전압(VBCMFB)에 따라 차동 입력 신호(IN/INB)를 증폭하여 차동 출력 신호(OUT/OUTB)를 생성한다.
따라서 차동 출력 신호(OUT/OUTB)는 내부 전원 전압(VCCI) 및 외부 전원 전압(VCCQ)의 변동에 상관없이 안정적인 레벨을 가질 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 내부 전원 전압 단자에 연결되고, 다이오드-접속이 이루어진 제 1 트랜지스터;
    상기 제 1 트랜지스터와 연결되고, 다이오드-접속이 이루어진 제 2 트랜지스터; 및
    상기 제 2 트랜지스터와 접지 전압 단자 사이에 연결되며, 외부 전원 전압에 따라 생성된 제 1 기준전압에 따라 동작하는 제 3 트랜지스터를 포함하며,
    상기 내부 전원 전압의 레벨 상승에 따라 상기 제 2 트랜지스터의 문턱 전압이 상승하여 상기 제 2 트랜지스터의 드레인 단자를 통해 생성되는 제 2 기준 전압의 레벨 변동폭을 제한하도록 구성되는 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 전압 생성 회로는
    상기 제 2 기준전압을 상기 제 1 기준 전압의 레벨 변동에 반비례하게 생성하도록 구성되는 전압 생성 회로.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중에서 적어도 하나는 벌크 단자에 상기 내부 전원 전압이 인가되는 전압 생성 회로.
  4. 제 1 항에 있어서,
    상기 제 3 트랜지스터와 상기 접지 전압 단자 사이에 연결된 제 4 트랜지스터를 더 포함하는 전압 생성 회로.
  5. 제 4 항에 있어서,
    상기 제 4 트랜지스터는 다이오드-접속이 이루어지는 전압 생성 회로.
  6. 제 4 항에 있어서,
    상기 제 4 트랜지스터의 벌크 단자에 상기 접지 전압이 인가되는 전압 생성 회로.
  7. 내부 전원 전압을 인가 받으며, 외부 전원 전압에 따라 생성된 제 1 기준 전압과 보상 바이어스 전압에 따라 입력 신호를 증폭하여 출력 신호를 생성하도록 구성된 증폭 회로; 및
    상기 증폭 회로를 복제한 복제 회로에서 생성된 예비 보상 신호 및 내부적으로 생성한 제 2 기준 전압에 따라 상기 보상 바이어스 전압을 생성하도록 구성된 보상 회로를 포함하며,
    상기 보상 회로는 상기 내부 전원 전압의 레벨 상승에 따라 레벨 변동이 제한되는 상기 제 2 기준 전압을 생성하도록 구성되는 입력 버퍼.
  8. 제 7 항에 있어서,
    상기 보상 회로는
    상기 제 2 기준전압을 상기 제 1 기준 전압의 레벨 변동에 반비례하게 생성하도록 구성되는 입력 버퍼.
  9. 제 7 항에 있어서,
    상기 증폭 회로는
    상기 보상 바이어스 전압에 따른 전류량을 조정하도록 구성된 커런트 소스, 및
    상기 커런트 소스와 접지 전압 단자 사이에 연결되며, 상기 입력 신호를 증폭하여 상기 출력 신호를 생성하도록 구성된 차동 페어를 포함하는 입력 버퍼.
  10. 제 7 항에 있어서,
    상기 보상 회로는
    상기 예비 보상 신호와 상기 제 2 기준 전압을 비교하여 상기 보상 바이어스 전압을 생성하도록 구성된 차동 증폭기, 및
    상기 내부 전원 전압 및 상기 제 1 기준 전압에 따라, 상기 외부 전원 전압 대비 상기 내부 전원 전압의 변동에 상대적으로 둔감한 변화를 갖는 상기 제 2 기준 전압을 생성하도록 구성된 전압 생성 회로를 포함하는 입력 버퍼.
  11. 제 10 항에 있어서,
    상기 전압 생성 회로는
    상기 내부 전원 전압을 인가받고, 다이오드-접속이 이루어진 제 1 트랜지스터,
    상기 제 1 트랜지스터와 연결되고, 다이오드-접속이 이루어진 제 2 트랜지스터, 및
    상기 제 2 트랜지스터와 접지 전압 단자 사이에 연결되며, 상기 제 1 기준전압에 따라 동작하는 제 3 트랜지스터를 포함하며,
    상기 내부 전원 전압의 레벨 상승에 따라 상기 제 2 트랜지스터의 문턱 전압이 상승하여 상기 제 2 트랜지스터의 드레인 단자를 통해 생성되는 상기 제 2 기준 전압의 레벨 변동폭을 제한하도록 구성되는 입력 버퍼.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중에서 적어도 하나는 벌크 단자에 상기 내부 전원 전압이 인가되는 입력 버퍼.
  13. 제 11 항에 있어서,
    상기 제 3 트랜지스터와 상기 접지 전압 단자 사이에 연결된 제 4 트랜지스터를 더 포함하는 입력 버퍼.
  14. 제 13 항에 있어서,
    상기 제 4 트랜지스터는 다이오드-접속이 이루어지는 입력 버퍼.
  15. 제 13 항에 있어서,
    상기 제 4 트랜지스터의 벌크 단자에 상기 접지 전압이 인가되는 입력 버퍼.
KR1020190122901A 2019-10-04 2019-10-04 전압 생성 회로 및 이를 포함하는 입력 버퍼 KR20210040552A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190122901A KR20210040552A (ko) 2019-10-04 2019-10-04 전압 생성 회로 및 이를 포함하는 입력 버퍼
US16/877,975 US11392152B2 (en) 2019-10-04 2020-05-19 Voltage generation circuit and input buffer including the voltage generation circuit
CN202010708610.2A CN112615618A (zh) 2019-10-04 2020-07-22 电压发生电路和包括电压发生电路的输入缓冲器
US17/840,807 US11550347B2 (en) 2019-10-04 2022-06-15 Voltage generation circuit and input buffer including the voltage generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190122901A KR20210040552A (ko) 2019-10-04 2019-10-04 전압 생성 회로 및 이를 포함하는 입력 버퍼

Publications (1)

Publication Number Publication Date
KR20210040552A true KR20210040552A (ko) 2021-04-14

Family

ID=75224407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190122901A KR20210040552A (ko) 2019-10-04 2019-10-04 전압 생성 회로 및 이를 포함하는 입력 버퍼

Country Status (3)

Country Link
US (2) US11392152B2 (ko)
KR (1) KR20210040552A (ko)
CN (1) CN112615618A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233512B2 (en) 2020-05-19 2022-01-25 SK Hynix Inc. Buffer circuit, receiver circuit including the buffer circuit, and semiconductor apparatus including the receiver circuit

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11146227B1 (en) 2019-09-06 2021-10-12 Northrop Grumman Systems Corporation Open-loop tracking control module to control input range swing for radiation-hardened devices
US11209849B1 (en) * 2019-09-06 2021-12-28 Northrop Grumman Systems Corporation Dynamic tracking regulator to protect radiation-hardened devices
US11855595B2 (en) * 2020-06-05 2023-12-26 Skyworks Solutions, Inc. Composite cascode power amplifiers for envelope tracking applications
KR20220144199A (ko) 2021-04-19 2022-10-26 에스케이하이닉스 주식회사 데이터 입력 버퍼 및 데이터 입력 버퍼를 포함하는 반도체 장치
CN115589225A (zh) * 2021-07-05 2023-01-10 长鑫存储技术有限公司 输入缓冲电路以及半导体存储器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920010633A (ko) 1990-11-30 1992-06-26 김광호 반도체 메모리 장치의 기준전압 발생회로
US5717360A (en) * 1996-04-16 1998-02-10 National Semiconductor Corporation High speed variable gain amplifier
JP2005038482A (ja) * 2003-07-17 2005-02-10 Toshiba Microelectronics Corp 半導体装置
US7646234B2 (en) * 2007-09-20 2010-01-12 Qimonda Ag Integrated circuit and method of generating a bias signal for a data signal receiver
US9378779B2 (en) * 2014-07-11 2016-06-28 Stmicroelectronics International N.V. System and method for automatic detection of power up for a dual-rail circuit
GB2549856B (en) * 2016-04-27 2020-01-01 Univ Bristol Voltage reference circuit, voltage detector and voltage detector system
US10250199B2 (en) * 2016-09-16 2019-04-02 Psemi Corporation Cascode amplifier bias circuits
KR20180114561A (ko) 2017-04-10 2018-10-19 에스케이하이닉스 주식회사 증폭기 및 이를 이용한 반도체 장치
US10672726B2 (en) * 2017-05-19 2020-06-02 Psemi Corporation Transient stabilized SOI FETs

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233512B2 (en) 2020-05-19 2022-01-25 SK Hynix Inc. Buffer circuit, receiver circuit including the buffer circuit, and semiconductor apparatus including the receiver circuit
US11799481B2 (en) 2020-05-19 2023-10-24 SK Hynix Inc. Buffer circuit, receiver circuit including the buffer circuit, and semiconductor apparatus including the receiver circuit

Also Published As

Publication number Publication date
US20210103306A1 (en) 2021-04-08
US11392152B2 (en) 2022-07-19
CN112615618A (zh) 2021-04-06
US11550347B2 (en) 2023-01-10
US20220308608A1 (en) 2022-09-29

Similar Documents

Publication Publication Date Title
KR20210040552A (ko) 전압 생성 회로 및 이를 포함하는 입력 버퍼
JP6204772B2 (ja) カスコード増幅器
US8350622B2 (en) Output common mode voltage stabilizer over large common mode input range in a high speed differential amplifier
US9031108B2 (en) Circuitry and method for driving laser with temperature compensation
JP2007049233A (ja) 定電流回路
US10581419B2 (en) Skew detection circuit and input circuit using the same
US10284156B2 (en) Amplifier and semiconductor apparatus using the same
KR20080101215A (ko) 공정 변동을 보상하는 기준 바이어스 회로
US10574200B2 (en) Transconductance amplifier
US8890612B2 (en) Dynamically biased output structure
US7961049B2 (en) Amplifier with compensated gate bias
KR20190071590A (ko) 전류 생성 회로
US8878609B2 (en) Differential amplifier circuit
KR102561524B1 (ko) 고속, 저왜곡 수신기 회로
US11196389B2 (en) Variable gain amplifier device
US11489500B2 (en) Differential amplifier
CN101739056A (zh) 一种参考电流产生电路
JP2007097131A (ja) 差動増幅装置
US6831501B1 (en) Common-mode controlled differential gain boosting
KR20160068562A (ko) 증폭 성능을 향상시킬 수 있는 버퍼 회로
KR20150025780A (ko) 반도체 장치의 증폭 회로
KR20120070426A (ko) 버퍼 회로, 듀티 보정 회로 및 능동 디커플링 커패시터
US11848649B2 (en) Low power VB class AB amplifier with local common mode feedback
KR102518864B1 (ko) 스플릿-렝스 보상 스킴을 구비한 증폭 회로
US9716474B2 (en) Low power feed forward amplifier

Legal Events

Date Code Title Description
E902 Notification of reason for refusal