CN115589225A - 输入缓冲电路以及半导体存储器 - Google Patents

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Abstract

本发明提供了一种输入缓冲电路以及半导体存储器。所述输入缓冲电路在输入端与负载模块的第一端之间设置了补偿模块，增大了输出端的电流，能够及时地将所述输入端的电压变化传递至输出端，使得输出端能够及时接收到输入端的电压变化，避免输出信号失真，解决了输入缓冲电路的信号衰减问题，提高了所述输入缓冲电路的灵敏度，避免系统内部的命令传送受到影响。

Description

输入缓冲电路以及半导体存储器
技术领域
本发明涉及电子电路领域，尤其涉及一种输入缓冲电路以及半导体存储器。
背景技术
输入缓冲电路是集成电路中不可缺少的基本模块，它可以被配置为针对一个阈值电压进行电压检测，以便确认输入信号的电压是否高于或低于所述阈值电压。基于CMOS的逻辑器件组成的输入缓冲器，一般被配置为从外部接收高或低电压信号，然后提供对应于所述高或低电压信号的逻辑状态。当输入信号的电压高于阈值电压时，输出逻辑电平由第一电平变为第二电平，当输入信号的电压低于阈值电压时，输出逻辑电平由第二电平变为第一电平；或者，当输入信号的电压高于阈值电压时，输出逻辑电平由第二电平变为第一电平，当输入信号的电压低于阈值电压时，输出逻辑电平由第一电平变为第二电平，其中，所述第一电平为低电平，所述第二电平为高电平。
图1是现有的一种具有输入缓冲模块的电路图。请参阅图1，输入缓冲模块10的第一输入端Input接收输入信号，第二输入端ref接收参考信号，输出端Output输出输出信号，所述输出信号输入至内部电路11。当输入信号的电压高于参考信号的电压(阈值电压)时，输出端Output输出信号的逻辑电平由由第一电平变为第二电平，当输入信号的电压低于参考信号的电压时，输出端Output输出信号的逻辑电平由第二电平变为第一电平；或者当输入信号的电压高于参考信号的电压(阈值电压)时，输出端Output输出信号的逻辑电平由由第二电平变为第一电平，当输入信号的电压低于参考信号的电压时，输出端Output输出信号的逻辑电平由第一电平变为第二电平，从而实现对输入信号的鉴别与比较，其中，所述第一电平为低电平，所述第二电平为高电平。
但是，现有的输入缓冲模块的灵敏度较差，无法满足需求。
发明内容
本发明所要解决的技术问题是提供一种输入缓冲电路以及半导体存储器，能够补偿输入缓冲电路的信号衰减，提高输入缓冲电路的灵敏度。
为了解决上述问题，本发明提供了一种输入缓冲电路，包括输入端、输出端、参考端及输入缓冲单元，所述输入端用于接收输入信号，所述输出端用于输出输出信号，所述参考端用于接收参考信号，所述输入缓冲单元包括：
输入模块，包括第一输入端、第二输入端、第一输出端、第二输出端及控制端，所述第一输入端作为所述输入缓冲电路的输入端，所述第二输入端作为所述输入缓冲电路的参考端；
负载模块，包括第一端、第二端及控制端，所述第一端与所述输入模块的第一输出端电连接，并作为所述输入缓冲电路的输出端，所述第二端与所述输入模块的第二输出端电连接，所述控制端与第一外部电压电连接；
电流源模块，分别与所述输入模块的控制端及第二外部电压电连接，为所述输入缓冲电路提供基准电流；
补偿模块，包括第一端及第二端，所述补偿模块的第一端与所述输入模块的第一输入端电连接，所述补偿模块的第二端与所述负载模块的第二端电连接，用于将所述输入信号的电压变化传递到所述负载模块，以扩大所述输入缓冲电路的有效输出电流的幅度。
本发明还提供一种半导体存储器，其包括上述输入缓冲电路。
本发明输入缓冲电路在输入端与负载模块的第一端之间设置了补偿模块，增大了输出端的电流，能够及时地将所述输入端的电压变化传递至输出端，使得输出端能够及时接收到输入端的电压变化，避免输出信号失真，解决了输入缓冲电路的信号衰减问题，提高了所述输入缓冲电路的灵敏度，避免系统内部的命令传送受到影响。
附图说明
图1是现有的一种具有输入缓冲模块的电路图；
图2是本发明第一实施例提供的输入缓冲电路的电路图；
图3是本发明第二实施例提供的输入缓冲电路的电路图；
图4是本发明第三实施例提供的输入缓冲电路的电路图；
图5是本发明第四实施例提供的输入缓冲电路的电路图；
图6是本发明第五实施例提供的输入缓冲电路的电路图；
图7是本发明第六实施例提供的输入缓冲电路的电路图；
图8是对本发明第一实施例的输入缓冲电路与第二实施例的输入缓冲电路进行测试的波形图。
具体实施方式
下面结合附图对本发明提供的一种输入缓冲电路以及半导体存储器的具体实施方式做详细说明。
图2是本发明第一实施例提供的输入缓冲电路的电路图，请参阅图2，所述输入缓冲电路包括第一NMOS晶体管N1、第二NMOS晶体管N2、第一PMOS晶体管P1及第二PMOS晶体管P2。
所述第一NMOS晶体管N1的栅极与输入端Input电连接，源极与电流源Bias电连接，漏极与输出端Output电连接。所述第二NMOS晶体管N2的栅极与参考电压Vref电连接，源极与电流源Bias电连接。所述第一PMOS晶体管P1的栅极与所述第二NMOS晶体管N2的漏极电连接，源极与外部电源电压电连接，漏极与输出端Output电连接。所述第二PMOS晶体管P2的栅极及漏极均与所述第二NMOS晶体管N2的漏极电连接，源极与外部电源电压电连接。所述输入端Input接收输入信号，所述输出端输出输出信号至内部电路。所述输入缓冲电路的输入端Input输入的电压信号与参考电压Vref进行比较，若输入端Input输入的电压大于参考电压，则输出端输出低电平，若输入端Input输入的电压小于参考电压，则输出端输出高电平，从而实现电压信号向内部电路的传输。
在实际操作中，输入缓冲电路的输出端信号失真，使得内部电路接收的信号失真，系统内部的命令传送受到影响。
发明人经过长期研究及分析发现，造成输入缓冲电路的输出端信号失真的原因在于，CPU发送命令时，信号会经过通道(channel)衰减，高频信号更为明显，所以信号传送到输入缓冲电路的输入端时电压幅度已经缩小，而当输入缓冲电路的输入端Input输入的电压仅比参考电压略大时，所述输入缓冲电路无法识别两者的电压差信号，输入端输入的电压变化无法传递至输出端，导致输出端无法及时接收到输入端的电压变化，使得输出信号失真，不能满足要求。
因此，本发明提出一种输入缓冲电路，其能够使输入端Input的电压变化及时传递到输出端，使得输出端能够及时接收到输入端的电压变换，避免输出信号失真，提高输入缓冲电路的灵敏度。
图3是本发明第二实施例提供的输入缓冲电路的电路图。请参阅图3，所述输入缓冲电路包括输入端Input、输出端Output、参考端Ref及输入缓冲单元30。
所述输入端Input用于接收输入信号。CPU发送给内部电路的命令作为所述输入端Input的输入信号。所述输出端Output与内部电路电连接，用于输出输出信号。所述输出端Output输出的输出信号作为内部电路的输入信号，从而实现系统内部的命令传送。所述参考端Ref用于接收参考信号。所述参考信号作为所述输入缓冲电路的阈值电压。
所述输入缓冲单元30包括输入模块31、负载模块32、电流源模块33及补偿模块34。
所述输入模块31包括第一输入端、第二输入端、第一输出端、第二输出端及控制端。所述第一输入端作为所述输入缓冲电路的输入端Input，用于接收所述输入信号；所述第二输入端作为所述输入缓冲电路的参考端Ref，用于接收参考信号；所述第一输出端与所述负载模块32的第一端电连接，共同作为所述输入缓冲电路的输出端Output；所述第二输出端与所述负载模块32的第二端电连接，用于向所述负载模块32提供信号；所述控制端与所述电流源模块33电连接。
进一步，在本实施例中，所述输入模块包括第一NMOS晶体管N1及第二NMOS晶体管N2。所述第一NMOS晶体管N1的栅极作为所述输入模块31的第一输入端，即所述第一NMOS晶体管N1的栅极与所述输入缓冲电路的输入端Input电连接；所述第一NMOS晶体管N1的漏极作为所述输入模块31的第一输出端，即所述第一NMOS晶体管N1的漏极与所述输入缓冲电路的输出端Output电连接；所述第一NMOS晶体管N1的源极作为所述输入模块31的控制端，即所述第一NMOS晶体管N1的源极与所述电流源模块33电连接。所述第二NMOS晶体管N2的栅极作为所述输入模块31的第二输入端，即所述第二NMOS晶体管N2的栅极与所述输入缓冲电路的参考端Ref电连接；所述第二NMOS晶体管N2的漏极作为所述输入模块31的第二输出端，即所述第二NMOS晶体管N2的漏极与所述负载模块32的第二端电连接；所述第二NMOS晶体管N2的源极与所述第一NMOS晶体管N1的源极电连接，即所述第二NMOS晶体管N2的源极与所述电流源模块33电连接。所述第一NMOS晶体管N1及第二NMOS晶体管N2由同一电流源模块33提供基准电流，方便控制以及保持信号的稳定。
在第二实施例中，所述输入模块31由两个NMOS晶体管构成，而在本发明其他实施例中，所述输入模块31也可由两个PMOS晶体管构成，或者，所述输入模块31由多个NMOS晶体管或PMOS晶体管构成，以实现相同控制逻辑的配置方式，都应当是为可以采用的技术方案。
请继续参阅图3，所述负载模块32包括第一端、第二端及控制端。所述第一端与所述输入模块31的第一输出端电连接，并作为所述输入缓冲电路的输出端Output；所述第二端与所述输入模块31的第二输出端电连接，用于接收所述输入模块31的第二输出端输出的信号；所述控制端与第一外部电压电连接，所述第一外部电压用于提供电源电压。
进一步，在本实施例中，所述负载模块32包括第一PMOS晶体管P1及第二PMOS晶体管P2。所述第一PMOS晶体管P1的栅极作为所述负载模块32的第二端，与所述输入模块31的第二输出端电连接，用于接收所述输入模块31的第二输出端输出的信号；所述第一PMOS晶体管P1的漏极作为所述负载模块32的第一端，与所述输入模块31的第一输出端电连接，并作为所述输入缓冲电路的输出端Output；所述第一PMOS晶体管P1的源极作为所述负载模块32的控制端，与第一外部电压电连接。所述第二PMOS晶体管P2的栅极及漏极均与所述第一PMOS晶体管P1的栅极电连接，所述第二PMOS晶体管P2的源极与所述第一PMOS晶体管P1的源极电连接。
在第二实施例中，所述负载模块32由PMOS晶体管构成，而在本发明其他实施例中，所述负载模块32也可由NMOS晶体管构成，或者，所述负载模块32由多个NMOS晶体管或PMOS晶体管构成，以实现相同控制逻辑的配置方式，都应当是为可以采用的技术方案。
请继续参阅图3，所述电流源模块33分别与所述输入模块31的控制端及第二外部电压电连接，为所述输入缓冲电路提供基准电流。其中，在本实施例中，所述第一外部电压为电源电压，所述第二外部电源为接地电压。
请继续参阅图3，所述补偿模块34包括第一端及第二端。所述补偿模块34的第一端与所述输入模块31的第一输入端电连接，所述补偿模块34的第二端与所述负载模块32的第二端电连接，用于将所述输入信号的电压变化传递到所述负载模块32，以扩大所述输入缓冲电路的有效输出电流的幅度。
在本实施例中，所述补偿模块34包括电容C，在其他实施例中，所述补偿模块34可包括多个电容的组合，以实现相同控制逻辑的配置方式，都应当是为可以采用的技术方案。
本发明输入缓冲电路在输入端与负载模块32的第二端之间设置了补偿模块34，能够及时地将所述输入端Input的电压变化传递至所述负载模块32的第二端，提高所述输入缓冲电路的灵敏度。
同时，由于所述补偿模块34的存在，所述输出端Output的输出电流也增大，从而避免输出端Output输出信号失真，具体说明如下。
如图2所示，在未设置所述补偿模块34时，所述输入端Input输入电压为ΔVin1，其在第一NMOS晶体管N1上转换的电流为I1＝gm1*ΔVin1，其中，gm1为第一NMOS晶体管N1的跨导，则所述输出端Output的输出电流Iout＝I1。
在设置所述补偿模块34后，如图3所示，所述输入端Input输入电压依然为ΔVin1，其在第一NMOS晶体管N1上转换的电流为I1＝gm1*ΔVin1；在电容C的耦合作用下，A点(即第一PMOS晶体管P1的栅极端)产生的电压为ΔVin2，则由第一PMOS晶体管P1转换的电流I2＝gm2*ΔVin2，其中，gm2为所述第一PMOS晶体管P1的跨导，则所述输出端Output的输出电流Iout＝I1+I2＝gm1*ΔVin1+gm2*ΔVin2＝gm1*(ΔVin1’)，ΔVin1’为最终的等效输入范围。
可见，相较于未设置所述补偿模块34，所述输入缓冲电路最终的等效输入范围增大，所述输出端Output的输出电流Iout增大，当输入缓冲电路的输入端Input输入的电压仅比参考电压略大时，所述输入缓冲电路能够识别两者的电压差信号，输入端输入的电压变化及时传递至输出端，使得输出端能够及时接收到输入端的电压变化，避免输出信号失真，解决了输入缓冲电路的信号衰减问题，提高了所述输入缓冲电路的灵敏度，避免系统内部的命令传送受到影响。
本发明还提供一第三实施例，在所述第三实施例中，各个模块之间的连接关系与第二实施例相同，所述第三实施例与所述第二实施例的区别在于，所述输入模块31由PMOS晶体管构成，所述负载模块32由NMOS晶体管构成，具体说明如下。
图4是本发明第三实施例提供的输入缓冲电路的电路图，参阅图4，所述输入模块31包括第三PMOS晶体管P3及第四PMOS晶体管P4。所述第三PMOS晶体管P3的栅极作为所述输入模块31的第一输入端，即所述第三PMOS晶体管P3的栅极与所述输入缓冲电路的输入端Input电连接；所述第三PMOS晶体管P3漏极作为所述输入模块的第一输出端，即所述第三PMOS晶体管P3的漏极与所述输入缓冲电路的输出端Output电连接；所述第三PMOS晶体管P3源极作为所述输入模块的控制端，即所述第三PMOS晶体管P3的源极与所述电流源模块33电连接。所述第四PMOS晶体管P4的栅极作为所述输入模块的第二输入端，即所述第四PMOS晶体管P4的栅极与所述输入缓冲电路的参考端Ref电连接；所述第四PMOS晶体管P4漏极作为所述输入模块的第二输出端，即所述第四PMOS晶体管P4的漏极与所述负载模块32的第二端电连接；所述第四PMOS晶体管P4源极与所述第三PMOS晶体管P3的源极电连接，即所述第四PMOS晶体管P4的源极与所述电流源模块33电连接。所述第三PMOS晶体管P3及第四PMOS晶体管P4由同一电流源模块33提供基准电流，方便控制以及保持信号的稳定。
所述负载模块32包括第三NMOS晶体管N3及第四NMOS晶体管N4。所述第三NMOS晶体管N3的栅极作为所述负载模块32的第二端，与所述输入模块31的第二输出端电连接，用于接收所述输入模块31的第二输出端输出的信号；所述第三NMOS晶体管N3漏极作为所述负载模块的第一端，与所述输入模块31的第一输出端电连接，并作为所述输入缓冲电路的输出端Output；所述第三NMOS晶体管N3源极作为所述负载模块的控制端，与第一外部电压电连接。所述第四NMOS晶体管N4的栅极及漏极均与所述第三NMOS晶体管N3的栅极电连接，所述第四NMOS晶体管N4源极与所述第三NMOS晶体管N3的源极电连接。
其中，在本实施例中，所述第一外部电压为接地电压，所述第二外部电压为电源电压。
在第二实施例与第三实施例中，所述输入缓冲电路仅包括一个所述输入缓冲单元30。而在本发明其他实施例中，所述输入缓冲电路包括多个输入缓冲单元30。例如，图5是本发明第四实施例提供的输入缓冲电路的电路图，请参阅图5，在本发明第四实施例中，所述输入缓冲电路包括两个输入缓冲单元，分别为第一输入缓冲单元30A及第二输入缓冲单元30B，所述第一输入缓冲单元30A与所述第二输入缓冲单元30B并联设置，即所述输出缓冲电路的输入端向所述第一输入缓冲单元30A及所述第二输入缓冲单元30B提供输入信号，所述输入缓冲电路的参考端向所述第一输入缓冲单元30A及所述第二输入缓冲单元30B提供参考信号，所述第一输入缓冲单元30A及所述第二输入缓冲单元30B共同提供所述输入缓冲电路的输出信号。
其中，所述第一输入缓冲单元30A的结构与本发明第二实施例提供的输入缓冲单元的结构相同，所述第二输出缓冲单元30B的结构与本发明第三实施例提供的输入缓冲单元的结构相同。
具体地说，所述第一输入缓冲单元30A包括第一输入模块31A、第一负载模块32A、第一电流源模块33A及第一补偿模块34A。
所述第一输入模块31A包括第一NMOS晶体管N1及第二NMOS晶体管N2。所述第一NMOS晶体管N1的栅极作为所述第一输入模块31A的第一输入端，即所述第一NMOS晶体管N1的栅极与所述输入缓冲电路的输入端Input电连接；所述第一NMOS晶体管N1的漏极作为所述第一输入模块31A的第一输出端，即所述第一NMOS晶体管N1的漏极与所述输入缓冲电路的输出端Output电连接；所述第一NMOS晶体管N1的源极作为所述第一输入模块31A的控制端，即所述第一NMOS晶体管N1的源极与所述第一电流源模块33A电连接。所述第二NMOS晶体管N2的栅极作为所述第一输入模块31A的第二输入端，即所述第二NMOS晶体管N2的栅极与所述输入缓冲电路的参考端Ref电连接；所述第二NMOS晶体管N2的漏极作为所述第一输入模块31A的第二输出端，即所述第二NMOS晶体管N2的漏极与所述第一负载模块32A的第二端电连接；所述第二NMOS晶体管N2的源极与所述第一NMOS晶体管N1的源极电连接，即所述第二NMOS晶体管N2的源极与所述第一电流源模块33A电连接。
所述第一负载模块32A包括第一PMOS晶体管P1及第二PMOS晶体管P2。所述第一PMOS晶体管P1的栅极作为所述第一负载模块32A的第二端，与所述第一输入模块31A的第二输出端电连接，用于接收所述第一输入模块31A的第二输出端输出的信号；所述第一PMOS晶体管P1的漏极作为所述第一负载模块32A的第一端，与所述第一输入模块31A的第一输出端电连接，并作为所述输入缓冲电路的输出端Output；所述第一PMOS晶体管P1的源极作为所述第一负载模块32A的控制端，与第一外部电压电连接。所述第二PMOS晶体管P2的栅极及漏极均与所述第一PMOS晶体管P1的栅极电连接，所述第二PMOS晶体管P2的源极与所述第一PMOS晶体管P1的源极电连接。
所述第一电流源模块33A分别与所述第一输入模块31A的控制端及第二外部电压电连接，为所述第一输入缓冲单元30A提供基准电流。其中，在本实施例中，所述第一外部电压为电源电压，所述第二外部电源为接地电压。
所述第一补偿模块34A包括第一端及第二端。所述第一补偿模块34A的第一端与所述第一输入模块31A的第一输入端电连接，所述第一补偿模块34A的第二端与所述第一负载模块32A的第二端电连接，用于将所述输入端的输入信号的电压变化传递到所述第一负载模块32A，以扩大所述输入缓冲电路的有效输出电流的幅度。在本实施例中，所述第一负载模块34A包括第一电容C1。
所述第二输入缓冲单元30B包括第二输入模块31B、第二负载模块32B、第二电流源模块33B及第二补偿模块34B。
所述第二输入模块31B包括第三PMOS晶体管P3及第四PMOS晶体管P4。所述第三PMOS晶体管P3的栅极作为所述第二输入模块31B的第一输入端，即所述第三PMOS晶体管P3的栅极与所述输入缓冲电路的输入端Input电连接；所述第三PMOS晶体管P3漏极作为所述第二输入模块31B的第一输出端，即所述第三PMOS晶体管P3的漏极与所述输入缓冲电路的输出端Output电连接；所述第三PMOS晶体管P3源极作为所述第二输入模块31B的控制端，即所述第三PMOS晶体管P3的源极与所述第二电流源模块33B电连接。所述第四PMOS晶体管P4的栅极作为所述第二输入模块31B的第二输入端，即所述第四PMOS晶体管P4的栅极与所述输入缓冲电路的参考端Ref电连接；所述第四PMOS晶体管P4漏极作为所述输入模块第二输入模块31B的第二输出端，即所述第四PMOS晶体管P4的漏极与所述第二负载模块32B的第二端电连接；所述第四PMOS晶体管P4源极与所述第三PMOS晶体管P3的源极电连接，即所述第四PMOS晶体管P4的源极与所述第二电流源模块33B电连接。
所述第二负载模块32B包括第三NMOS晶体管N3及第四NMOS晶体管N4。所述第三NMOS晶体管N3的栅极作为所述第二负载模块32B的第二端，与所述第二输入模块31B的第二输出端电连接，用于接收所述第二输入模块31B的第二输出端输出的信号；所述第三NMOS晶体管N3漏极作为所述第二负载模块32B的第一端，与所述第二输入模块31B的第一输出端电连接，并作为所述输入缓冲电路的输出端Output；所述第三NMOS晶体管N3源极作为所述第二负载模块32B的控制端，与第三外部电压电连接。所述第四NMOS晶体管N4的栅极及漏极均与所述第三NMOS晶体管N3的栅极电连接，所述第四NMOS晶体管N4源极与所述第三NMOS晶体管N3的源极电连接。
第二电流源模块33B分别与所述第二输入模块31B的控制端及第四外部电压电连接，为所述第二输入缓冲单元30B提供基准电流。其中，其中，在本实施例中，所述第三外部电源为接地电压，所述第四外部电压为电源电压。
所述第二补偿模块34B包括第一端及第二端，所述第二补偿模块34B的第一端与所述第二输入模块31B的第一输入端电连接，所述第二补偿模块34B的第二端与所述第二负载模块32B的第二端电连接，用于将所述输入端的输入信号的电压变化传递到所述第二负载模块32B，以扩大所述输入缓冲电路的有效输出电流的幅度。在本实施例中，所述第二负载模块34B包括第二电容C2。
在本实施例中，利用两个并联设置的输入缓冲单元进一步提高所述输入缓冲电路的灵敏度。
本发明还提供一第五实施例。图6是本发明第五实施例提供的输入缓冲电路的电流图，请参阅图6，所述输入缓冲电路包括输入模块31、负载模块32、电流源模块33及补偿模块34。
所述输入模块31包括第一NMOS晶体管N1、第五NMOS晶体管N5、第二NMOS晶体管N2及第六NMOS晶体管N6。所述第一NMOS晶体管N1的栅极作为所述输入模块31的第一输入端，即所述第一NMOS晶体管N1的栅极与所述输入缓冲电路的输入端Input电连接；所述第一NMOS晶体管N1的源极作为所述输入模块31的控制端，即所述第一NMOS晶体管N1的源极与所述电流源模块33电连接。所述第五NMOS晶体管N5的栅极与第三外部电压电连接，所述第五NMOS晶体管N5的源极与所述第一NMOS晶体管N1的漏极电连接，所述第五NMOS晶体管N5的漏极作为所述输入模块31的第一输出端，即所述第五NMOS晶体管N5的漏极与所述输入缓冲电路的输出端Output电连接。所述第二NMOS晶体管N2的栅极作为所述输入模块31的第二输入端，即所述第二NMOS晶体管N2的栅极与所述输入缓冲电路的参考端Ref电连接；所述第二NMOS晶体管N2的源极与所述第一NMOS晶体管N1的源极电连接，即所述第二NMOS晶体管N2的源极与所述电流源模块33电连接。所述第六NMOS晶体管N6的栅极与所述第三外部电压电连接，源极与所述第二NMOS晶体管N2的漏极电连接，漏极作为所述输入模块31的第二输出端，即所述第六NMOS晶体管N6的漏极与所述负载模块32的第二端电连接。其中，所述第三外部电压是为了保证所述第五NMOS晶体管N5和所述第六NMOS晶体管N6工作在饱和区。
进一步，在本实施例中，所述负载模块32包括第一PMOS晶体管P1、第五PMOS晶体管P5、第二PMOS晶体管P2及第六PMOS晶体管P6。
其中，所述第一PMOS晶体管P1的栅极与所述补偿模块34的第二端电连接，源极作为所述负载模块32的控制端，与第一外部电压电连接。所述第五PMOS晶体管P5的栅极与所述输入模块31的第二输出端电连接，用于接收所述输入模块31的第二输出端输出的信号，源极与所述第一PMOS晶体管P1的漏极电连接，漏极作为所述负载模块32的第一端，与所述输入模块31的第一输出端电连接，并作为所述输入缓冲电路的输出端Output。所述第二PMOS晶体管P2的栅极及漏极均与所述第一PMOS晶体管P1的栅极电连接，源极与所述第一PMOS晶体管P1的源极电连接。所述第六PMOS晶体管P6的栅极及漏极均与所述第五PMOS晶体管P5的栅极电连接，即所述第六PMOS晶体管P6的栅极及漏极均与所述输入模块31的第二输出端电连接，用于接收所述输入模块31的第二输出端输出的信号，源极与所述第二PMOS晶体管P2的漏极电连接。
在本实施例中，所述负载模块32由多个PMOS晶体管构成，而在本发明其他实施例中，所述负载模块32也可与第二实施例的负载模块32的结构相同。在本实施例中，所述电流源模块33及补偿模块34的结构与第二实施例相同，不再赘述。
本发明还提供一第六实施例，所述第六实施例与所述第五实施例的区别在于，所述负载模块32的各个POMS晶体管的连接关系不同。具体地说，请参阅图7，其为本发明第六实施例提供的输入缓冲电路的电路图。在第六实施例中，所述负载模块32包括第一PMOS晶体管P1、第五PMOS晶体管P5、第二PMOS晶体管P2及第六PMOS晶体管P6。
其中，所述第一PMOS晶体管P1的栅极与所述输入模块31的第二输出端及所述补偿模块34的第二端电连接，所述补偿模块34将输入端的电压变化传递至所述第一PMOS晶体管P1的栅极；所述第一PMOS晶体管P1源极作为所述负载模块32的控制端，与第一外部电压电连接。所述第五PMOS晶体管P5的栅极与第四外部电压电连接，源极与所述第一PMOS晶体管P1的漏极电连接，漏极作为所述负载模块32的第一端，与所述输入模块31的第一输出端电连接，并作为所述输入缓冲电路的输出端Output。所述第二PMOS晶体管P2的栅极与所述第一PMOS晶体管P1的栅极电连接，源极与所述第一PMOS晶体管P1的源极电连接，即所述第二PMOS晶体管P2的源极与第一外部电压电连接。所述第六PMOS晶体管P6的栅极与所述第五PMOS晶体管P5的栅极电连接，源极与所述第二PMOS晶体管P2的漏极电连接，漏极与所述第二PMOS晶体管P2的栅极电连接。其中，所述第四外部电压是为了保证所述第五PMOS晶体管P5和所述第六PMOS晶体管P6工作在饱和区。
进一步，在对输入缓冲电路的性能进行测试时，通常固定输入端Input的输入信号，而在某一范围内改变参考端Ref的参考电压，根据参考电压可检测的范围测试输入缓冲电路的性能，具体说明如下。
图8是对本发明第一实施例的输入缓冲电路与第二实施例的输入缓冲电路进行测试的波形图，请参阅图8，波形1为根据本发明第一实施例获得的输入缓冲电路的输入端的输入信号，波形2为根据本发明第二实施例获得的输入缓冲电路的输入端的等效输入信号，其中，由于根据本发明第二实施例获得的输入缓冲电路设置有补偿模块34，则波形2的输入电压变化幅度大于波形1的输入电压变化幅度。
当所述参考电压在VrefH～VrefL的范围内浮动时，根据本发明第一实施例获得的输入缓冲电路能够检测到VrefH_real～VrefL_real范围内的参考电压，并在输出端作为相应的输出，但是，当参考电压为VrefH_real或者VrefL_real时，其只比输入电压略小或者略大，则根据本发明第一实施例获得的输入缓冲电路并不能够检测出所述参考电压，则输出端并不能做出相应的输出，使得输出端的输出失真；或者当参考电压超过该范围，例如，参考电压位于VrefH～VrefH_real及VrefL_real～VrefL之间，根据本发明第一实施例获得的输入缓冲电路也不能够检测并在输出端做出相应的输出，使得输出端的输出失真。
而采用本发明第二实施例获得的输入缓冲电路，其输入端的等效输入电压范围变大，则当参考电压为VrefH_real或者VrefL_real时，其与输入电压之间的差值变大，则所述输入缓冲电路能够检测到VrefH_real或者VrefL_real的参考电压，并在输出端做出相应的输出；当参考电压位于VrefH～VrefH_real及VrefL_real～VrefL之间时，由于所述输入端的等效输入电压范围变大，所述输入缓冲电路能够检测依然能够检测到该范围内的参考电压，并在输出端做出相应的输出。即本发明第二实施例提供的输入缓冲电路能够检测到范围为VrefH～VrefL之间电压，并在输出端做出相应的输出，因此，本发明第二实施例提供的输入缓冲电路能够避免输出端的输出信号失真，提高了输入缓冲电路的灵敏度。
本发明还提供一种半导体存储器。所述半导体存储器采用上述输入缓冲电路，所述输入缓冲电路的结构不再赘述。所述半导体存储器的控制器通过所述输入缓冲电路向内部电路传送命令，而由于所述补偿模块的存在，使得所述输入缓冲电路能够使输入端Input的电压变化及时传递到输出端，使得输出端能够及时响应输入端的电压变换，避免输出信号失真，提高输入缓冲电路的灵敏度，且避免系统内部的命令传送受到影响。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种输入缓冲电路，其特征在于，包括输入端、输出端、参考端及输入缓冲单元，所述输入端用于接收输入信号，所述输出端用于输出输出信号，所述参考端用于接收参考信号，所述输入缓冲单元包括：
输入模块，包括第一输入端、第二输入端、第一输出端、第二输出端及控制端，所述第一输入端作为所述输入缓冲电路的输入端，所述第二输入端作为所述输入缓冲电路的参考端；
负载模块，包括第一端、第二端及控制端，所述第一端与所述输入模块的第一输出端电连接，并作为所述输入缓冲电路的输出端，所述第二端与所述输入模块的第二输出端电连接，所述控制端与第一外部电压电连接；
电流源模块，分别与所述输入模块的控制端及第二外部电压电连接，为所述输入缓冲电路提供基准电流；
补偿模块，包括第一端及第二端，所述补偿模块的第一端与所述输入模块的第一输入端电连接，所述补偿模块的第二端与所述负载模块的第二端电连接，用于将所述输入信号的电压变化传递到所述负载模块，以扩大所述输入缓冲电路的有效输出电流的幅度。
2.根据权利要求1所述的输入缓冲电路，其特征在于，所述输入模块包括：第一NMOS晶体管，所述第一NMOS晶体管的栅极作为所述输入模块的第一输入端，漏极作为所述输入模块的第一输出端，源极作为所述输入模块的控制端；
第二NMOS晶体管，所述第二NMOS晶体管的栅极作为所述输入模块的第二输入端，漏极作为所述输入模块的第二输出端，源极与所述第一NMOS晶体管的源极电连接。
3.根据权利要求2所述的输入缓冲电路，其特征在于，所述负载模块包括：第一PMOS晶体管，所述第一PMOS晶体管的栅极作为所述负载模块的第二端，漏极作为所述负载模块的第一端，源极作为所述负载模块的控制端；第二PMOS晶体管，所述第二PMOS晶体管的栅极及漏极均与所述第一PMOS晶体管的栅极电连接，源极与所述第一PMOS晶体管的源极电连接。
4.根据权利要求3所述的输入缓冲电路，其特征在于，所述第一外部电压为电源电压，所述第二外部电压为接地电压。
5.根据权利要求1所述的输入缓冲电路，其特征在于，所述输入模块包括：第三PMOS晶体管，所述第三PMOS晶体管的栅极作为所述输入模块的第一输入端，漏极作为所述输入模块的第一输出端，源极作为所述输入模块的控制端；
第四PMOS晶体管，所述第四PMOS晶体管的栅极作为所述输入模块的第二输入端，漏极作为所述输入模块的第二输出端，源极与所述第三PMOS晶体管的源极电连接。
6.根据权利要求5所述的输入缓冲电路，其特征在于，所述负载模块包括：第三NMOS晶体管，所述第三NMOS晶体管的栅极作为所述负载模块的第二端，漏极作为所述负载模块的第一端，源极作为所述负载模块的控制端；
第四NMOS晶体管，所述第四NMOS晶体管的栅极及漏极均与所述第三NMOS晶体管的栅极电连接，源极与所述第三NMOS晶体管的源极电连接。
7.根据权利要求6所述的输入缓冲电路，其特征在于，所述第一外部电压为接地电压，所述第二外部电压为电源电压。
8.根据权利要求1至7任一项所述的输入缓冲电路，其特征在于，所述补偿模块包括电容。
9.根据权利要求1所述的输入缓冲电路，其特征在于，所述输入缓冲电路包括两个所述输入缓冲单元，分别为第一输入缓冲单元及第二输入缓冲单元，所述第一输入缓冲单元与所述第二输入缓冲单元并联设置。
10.根据权利要求9所述的输入缓冲电路，其特征在于，所述第一输入缓冲单元包括：
第一输入模块，包括第一NMOS晶体管及第二NMOS晶体管，所述第一NMOS晶体管的栅极作为所述第一输入模块的第一输入端，漏极作为所述第一输入模块的第一输出端，源极作为所述第一输入模块的控制端，所述第二NMOS晶体管的栅极作为所述第一输入模块的第二输入端，漏极作为所述第一输入模块的第二输出端，源极与所述第一NMOS晶体管的源极电连接；
第一负载模块，包括第一PMOS晶体管及第二PMOS晶体管，所述第一PMOS晶体管的栅极作为所述第一负载模块的第二端，漏极作为所述第一负载模块的第一端，源极作为所述第一负载模块的控制端，与第一外部电压电连接，所述第二PMOS晶体管的栅极及漏极均与所述第一PMOS晶体管的栅极电连接，源极与所述第一PMOS晶体管的源极电连接；
第一电流源模块，分别与所述第一输入模块的控制端及第二外部电压电连接，为所述第一输入缓冲单元提供基准电流；
第一补偿模块，包括第一端及第二端，所述第一补偿模块的第一端与所述第一输入模块的第一输入端电连接，所述第一补偿模块的第二端与所述第一负载模块的第二端电连接，用于将所述输入端的输入信号的电压变化传递到所述第一负载模块，以扩大所述输入缓冲电路的有效输出电流的幅度。
11.根据权利要求10所述的输入缓冲电路，其特征在于，所述第二输入缓冲单元包括：
第二输入模块，包括第三PMOS晶体管及第四PMOS晶体管，所述第三PMOS晶体管的栅极作为所述第二输入模块的第一输入端，漏极作为所述第二输入模块的第一输出端，源极作为所述第二输入模块的控制端，所述第四PMOS晶体管的栅极作为所述第二输入模块的第二输入端，漏极作为所述第二输入模块的第二输出端，源极与所述第三PMOS晶体管的源极电连接；
第二负载模块，包括第三NMOS晶体管及第四NMOS晶体管，所述第三NMOS晶体管的栅极作为所述第二负载模块的第二端，漏极作为所述第二负载模块的第一端，源极作为所述第二负载模块的控制端，与第三外部电压电连接，所述第四NMOS晶体管的栅极及漏极均与所述第三NMOS晶体管的栅极电连接，源极与所述第三NMOS晶体管的源极电连接；
第二电流源模块，分别与所述第二输入模块的控制端及第四外部电压电连接，为所述第二输入缓冲单元提供基准电流；
第二补偿模块，包括第一端及第二端，所述第二补偿模块的第一端与所述第二输入模块的第一输入端电连接，所述第二补偿模块的第二端与所述第二负载模块的第二端电连接，用于将所述输入端的输入信号的电压变化传递到所述第二负载模块，以扩大所述输入缓冲电路的有效输出电流的幅度。
12.根据权利要求11所述的输入缓冲电路，其特征在于，所述第一补偿模块包括第一电容，所述第二补偿模块包括第二电容。
13.根据权利要求11所述的输入缓冲电路，其特征在于，所述第一外部电压及所述第四外部电压为电源电压，所述第二外部电压及所述第三外部电压为接地电压。
14.根据权利要求1所述的输入缓冲电路，其特征在于，所述输入模块包括：第一NMOS晶体管，所述第一NMOS晶体管的栅极作为所述输入模块的第一输入端，源极作为所述输入模块的控制端；
第五NMOS晶体管，所述第五NMOS晶体管的栅极与第三外部电压电连接，源极与所述第一NMOS晶体管的漏极电连接，漏极作为所述输入模块的第一输出端；
第二NMOS晶体管，所述第二NMOS晶体管的栅极作为所述输入模块的第二输入端，源极与所述第一NMOS晶体管的源极电连接；
第六NMOS晶体管，所述第六NMOS晶体管的栅极与所述第三外部电压电连接，源极与所述第二NMOS晶体管的漏极电连接，漏极作为所述输入模块的第二输出端。
15.根据权利要求14所述的输入缓冲电路，其特征在于，所述负载模块包括：第一PMOS晶体管，所述第一PMOS晶体管的栅极与所述补偿模块的第二端电连接，源极作为所述负载模块的控制端；
第五PMOS晶体管，所述第五PMOS晶体管的栅极与所述输入模块的第二输出端电连接，源极与所述第一PMOS晶体管的漏极电连接，漏极作为所述负载模块的第一端；
第二PMOS晶体管，所述第二PMOS晶体管的栅极及漏极均与所述第一PMOS晶体管的栅极电连接，源极与所述第一PMOS晶体管的源极电连接；第六PMOS晶体管，所述第六PMOS晶体管的栅极及漏极均与所述第五PMOS晶体管的栅极电连接，源极与所述第二PMOS晶体管的漏极电连接。
16.根据权利要求14所述的输入缓冲电路，其特征在于，所述负载模块包括：第一PMOS晶体管，所述第一PMOS晶体管的栅极与所述输入模块的第二输出端及所述补偿模块的第二端电连接，源极作为所述负载模块的控制端；第五PMOS晶体管，所述第五PMOS晶体管的栅极与第四外部电压电连接，源极与所述第一PMOS晶体管的漏极电连接，漏极作为所述负载模块的第一端；
第二PMOS晶体管，所述第二PMOS晶体管的栅极与所述第一PMOS晶体管的栅极电连接，源极与所述第一PMOS晶体管的源极电连接；
第六PMOS晶体管，所述第六PMOS晶体管的栅极与所述第五PMOS晶体管的栅极电连接，源极与所述第二PMOS晶体管的漏极电连接，漏极与所述第二PMOS晶体管的栅极电连接。
17.一种半导体存储器，包括输入缓冲电路，其特征在于，所述输入缓冲电路包括输入端、输出端、参考端及输入缓冲单元，所述输入端用于接收输入信号，所述输出端用于输出输出信号，所述参考端用于接收参考信号，所述输入缓冲单元包括：
输入模块，包括第一输入端、第二输入端、第一输出端、第二输出端及控制端，所述第一输入端作为所述输入缓冲电路的输入端，所述第二输入端作为所述输入缓冲电路的参考端；
负载模块，包括第一端、第二端及控制端，所述第一端与所述输入模块的第一输出端电连接，并作为所述输入缓冲电路的输出端，所述第二端与所述输入模块的第二输出端电连接，所述控制端与第一外部电压电连接；
电流源模块，分别与所述输入模块的控制端及第二外部电压电连接，为所述输入缓冲电路提供基准电流；
补偿模块，包括第一端及第二端，所述补偿模块的第一端与所述输入模块的第一输入端电连接，所述补偿模块的第二端与所述负载模块的第二端电连接，用于将所述输入信号的电压变化传递到所述负载模块，以扩大所述输入缓冲电路的有效输出电流的幅度。
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