KR102518864B1 - 스플릿-렝스 보상 스킴을 구비한 증폭 회로 - Google Patents

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Abstract

스플릿-렝스 보상 스킴 적용시 스플릿 게이트 노드들의 불균일한 동작에 따른 출력 불안정을 방지할 수 있는 증폭 회로에 관한 것이며, 증폭 회로는 전류원; 정입력 전압을 입력 받으며, 스플릿-렝스 게이트 구조를 가지는 제1 입력 트랜지스터 쌍; 부입력 전압을 입력 받으며, 스플릿-렝스 게이트 구조를 가지는 제2 입력 트랜지스터 쌍; 인에이블 신호에 응답하여 상기 제1 및 제2 입력 트랜지스터 쌍 각각에 상기 전류원에 의한 전류를 공급하기 위한 인에이블부; 상기 인에이블 신호의 활성화 구간 동안 제2 입력 트랜지스터 쌍 사이의 제2 스플릿 게이트 노드를 보상 캐패시터단과 연결하기 위한 스위칭부; 및 상기 인에이블 신호의 활성화 구간 초기에 상기 제1 입력 트랜지스터 쌍 사이의 제1 스플릿 게이트 노드를 보상 구동하기 위한 보상 구동부를 구비한다.

Description

스플릿-렝스 보상 스킴을 구비한 증폭 회로{AMPLIFICATION CIRCUIT WITH SPRIT-LENGTH COMPENSATION SCHEME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 스플릿-렝스 보상 스킴을 구비한 증폭 회로에 관한 것이다.
디지털 디바이스, 특히 모바일 디바이스는 고속 동작과 함께 낮은 전력 사용을 요구받고 있다. 모바일 디바이스와 같이 대기 시간이 긴 배터리 오퍼레이티드 시스템(battery-operated system)의 경우, 배터리 사용 시간을 늘리기 위한 전원 관리 회로(Power Management IC, PMIC)의 중요성이 높아지고 있다. PMIC로서 선형 레귤레이터인 로우-드랍아웃(Low-DropOut) 전압 레귤레이터가 널리 사용되고 있으며, 에러 앰프(error amplifier)는 로우-드랍아웃(Low-DropOut) 전압 레귤레이터의 핵심 회로이다.
통상적으로, 에러 앰프는 네거티브 피드백 루프를 포함하는데, 이러한 피드백 루프의 지연과 앰프 시스템의 응답 특성에 따라 출력단에 오버 슈트(over-shoot), 링잉(ringing)이 발생하거나 또는 발진(oscillation)을 유발할 수 있다. 이러한 문제를 해결하기 위해 출력단과 입력단 사이에 보상 캐패시터를 삽입하는 직접 보상 스킴이 사용되어 왔다.
본 발명의 실시예는 스플릿-렝스 보상 스킴 적용시 스플릿 게이트 노드들의 불균일한 동작에 따른 출력 불안정을 방지할 수 있는 증폭 회로를 제공한다.
본 발명의 실시예에 따른 증폭 회로는, 전류원; 정입력 전압을 입력 받으며, 스플릿-렝스 게이트 구조를 가지는 제1 입력 트랜지스터 쌍; 부입력 전압을 입력 받으며, 스플릿-렝스 게이트 구조를 가지는 제2 입력 트랜지스터 쌍; 인에이블 신호에 응답하여 상기 제1 및 제2 입력 트랜지스터 쌍 각각에 상기 전류원에 의한 전류를 공급하기 위한 인에이블부; 상기 인에이블 신호의 활성화 구간 동안 제2 입력 트랜지스터 쌍 사이의 제2 스플릿 게이트 노드를 보상 캐패시터단과 연결하기 위한 스위칭부; 및 상기 인에이블 신호의 활성화 구간 초기에 상기 제1 입력 트랜지스터 쌍 사이의 제1 스플릿 게이트 노드를 보상 구동하기 위한 보상 구동부를 구비한다.
본 발명의 실시예는 스플릿-렝스 보상 스킴을 적용한 증폭 회로가 디스에이블 상태인 동안 스플릿 게이트 노드들을 이퀄라이즈시키고, 증폭 회로의 인에이블 구간 초기에 한쪽 스플릿 게이트 노드를 보상 구동함으로써 증폭 회로의 출력 불안정을 방지할 수 있다.
도 1은 예시적인 스플릿-렝스 보상 스킴을 구비한 증폭 회로를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 스플릿-렝스 보상 스킴을 구비한 증폭 회로를 나타낸 도면이다.
도 3은 도 2의 증폭 회로의 제어신호의 파형을 나타낸 도면이다.
도 4는 도 3의 보상 구동 펄스를 생성하기 위한 펄스 발생기의 회로 구성을 예시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 예시적인 스플릿-렝스 보상 스킴을 구비한 증폭 회로(100)를 나타낸 도면이다.
도 1을 참조하면, 스플릿-렝스 보상 스킴을 구비한 증폭 회로(100)는 캐스코드 접속된 제1 증폭부(10) 및 제2 증폭부(20)를 구비한다. 소신호 해석 관점에서, 증폭 회로(100)는 공통 소스 증폭기 및 공통 게이트 증폭기가 2단으로 직렬 연결된 캐스코드 증폭기의 구조를 가진다. 이러한 캐스코드 증폭기는 큰 트랜스-컨덕턴스(trans-conductance), 높은 입력 임피던스, 넓은 대역폭의 장점을 가진다. 또한, 증폭 회로(100)는 과도 성능(trnasient performance)을 확보하기 위하여, 캐스코드 연결 구조와함께 스플릿-렝스 게이트 구조를 사용하는 간접 보상 방식을 채용하였다. 스플릿-렝스 게이트 구조는 하나의 입력 트랜지스터를 절반의 게이트 렝스를 가진 두 개의 입력 트랜지스터 쌍으로 대체함으로써 두 트랜지스터 사이에 낮은 임피던스의 내부 노드(이하, 스플릿 게이트 노드라 함)를 생성한다. 여기서, 절반의 게이트 렝스를 가진 두 개의 입력 트랜지스터 쌍은 기존의 하나의 입력 트랜지스터와 회로적으로 등가이다.
제1 증폭부(10)는 전원전압단(VCCE)에 접속된 전류원(Is), 정입력 전압(Vp)을 입력 받는 제1 PMOS 입력 트랜지스터 쌍(P3, P4), 부입력 전압(Vn)을 입력 받는 제2 PMOS 입력 트랜지스터 쌍(P1, P2), 인에이블 신호(ENb)에 응답하여 각각의 입력 트랜지스터 쌍에 전류를 공급하기 위한 PMOS 인에이블 트랜지스터(P5), 제1 출력단(NGL)과 접지전압단(VSSI) 사이에 접속된 NMOS 트랜지스터(N1), 제2 출력단(NGR)과 접지전압단(VSSI) 사이에 접속된 NMOS 트랜지스터(N2)를 구비한다. 여기서, NMOS 트랜지스터(N1, N2)는 전류 미러부(또는 로드부)로서 동작하며, 제1 및 제2 출력단(NGL, NGR)과 함께 공통 모드 피드백 전압(VCMF)을 인가 받는 공통 모드 피드백 바이어스(VMFB)에 접속되어 있다. 한편, 제1 PMOS 입력 트랜지스터 쌍(P3, P4) 및 제2 PMOS 입력 트랜지스터 쌍(P1, P2)은 각각 앞서 언급한 스플릿-렝스 게이트 구조에 해당한다. 제1 PMOS 입력 트랜지스터 쌍(P3, P4) 사이에는 제1 스플릿 게이트 노드(RSPG)가 존재하며, 제2 PMOS 입력 트랜지스터 쌍(P1, P2) 사이에는 제2 스플릿 게이트 노드(LSPG)가 존재한다. 부 입력 사이드의 제2 스플릿 게이트 노드(LSPG)는 증폭 회로(100)의 인에이블 구간 동안 보상 캐패시터단(CC_SPLIT)에 연결된다. 제2 스플릿 게이트 노드(LSPG)에 대한 선택적인 스위칭을 위해 인에이블 신호(EN, ENb)에 제어 받는 트랜스미션 게이트(TG1)를 사용할 수 있다. 여기서, 인에이블 신호(EN)은 액티브 모드와 같이 증폭 회로(100)가 인에이블 되는 구간에서 논리레벨 하이로 활성화되고, 스탠바이 모드(또는 파워다운 모드)와 같이 증폭 회로(100)가 디스에이블 되는 구간에서 논리레벨 로우로 비활성화되는 신호이다. 한편, 인에이블 신호(ENb)는 인에이블 신호(EN)의 반전 신호이다.
제2 증폭부(20)는 제1 출력단(NGL)의 신호를 입력 받는 NMOS 입력 트랜지스터(N3), 제2 출력단(NGR)의 신호를 입력 받는 NMOS 입력 트랜지스터(N4), NMOS 입력 트랜지스터(N3)와 하나의 전류 경로를 형성하는 PMOS 전류 미러링 트랜지스터 쌍(P6, P7) 및 패시브 저항(R), NMOS 입력 트랜지스터(N4)와 하나의 전류 경로를 형성하는 PMOS 전류 미러링 트랜지스터 쌍(P8, P9)를 구비한다. 또한, 인에이블 신호(ENb)에 응답하여 증폭 회로(100)의 디스에이블 구간에서 제1 및 제2 출력단(NGL, NGR)을 각각 접지전압(VSSI)으로 프리차지하기 위한 NMOS 트랜지스터(N5, N6)와, 인에이블 신호(EN)에 응답하여 증폭 회로(100)의 디스에이블 구간에서 PMOS 전류 미러링 트랜지스터(P6, P8)의 게이트를 전원전압(VCCE)으로 프리차지 하기 위한 PMOS 트랜지스터(P10)를 더 구비할 수 있다. 한편, 증폭 회로(100)의 최종 출력단(OUT)은 PMOS 전류 미러링 트랜지스터(P9)와 NMOS 입력 트랜지스터(N4)의 연결 노드에 형성되며, 두 PMOS 전류 미러링 트랜지스터(P8, P9) 사이의 연결 노드에는 보상 캐패시터(도시되지 않음)와 관련된 바이어스(CC_CASCADE)가 인가될 수 있다.
증폭 회로(100)를 포함하는 장치가 액티브 모드에 진입하면 인에이블 신호(EN)은 논리레벨 하이로 활성화되고, 이에 따라 증폭 회로(100)가 인에이블 된다. 다시 말해, PMOS 트랜지스터(P5)가 턴온되어 전류원(Is)에 의해 공급되는 전류가 제1 PMOS 입력 트랜지스터 쌍(P3, P4) 및 제2 PMOS 입력 트랜지스터 쌍(P1, P2)을 통해 각각 흐르게 된다. 제1 PMOS 입력 트랜지스터 쌍(P3, P4) 및 제2 PMOS 입력 트랜지스터 쌍(P1, P2)에 흐르는 전류는 정입력 전압(Vp) 및 부입력 전압(Vn)의 레벨에 의해 차이를 가지게 되고, 이러한 전류의 차이가 NMOS 트랜지스터(N1, N2)에 의해 증폭되어 제1 및 제2 출력단(NGL, NGR)의 레벨이 결정된다. 이때, 공급된 전류에 의해 제1 스플릿 게이트 노드(RSPG)와 제2 스플릿 게이트 노드(LSPG) 모두 그 전위가 상승한다. 그런데, 보상 캐패시터단(CC_SPLIT)은 증폭 회로(100)의 디스에이블 구간동안 전원전압(VCCE) 레벨로 프리차지 되어 있기 때문에, 인에이블 신호(EN, ENb)에 의해 트랜스미션 게이트(TG1)이 턴온되면 제2 스플릿 게이트 노드(LSPG)가 보상 캐패시터단(CC_SPLIT)과 전하 공유를 통해 제2 스플릿 게이트 노드(LSPG)의 전위가 제1 스플릿 게이트 노드(RSPG)에 비해 더 빠르게 상승하게 된다. 이는 제1 출력단(NGL)의 전위가 제2 출력단(NGR)의 전위에 비해 더 빠르게 상승하게 만들고, 결과적으로, 증폭 회로(100)의 최종 출력단(OUT)이 부입력 전압(Vn)의 레벨에 관계 없이 상승하여 증폭 회로(100)의 출력 불안정을 유발할 수 있다.
도 2는 본 발명의 실시예에 따른 스플릿-렝스 보상 스킴을 구비한 증폭 회로(200)를 나타낸 도면이다.
도 2를 참조하면, 본 실시예에 따른 스플릿-렝스 보상 스킴을 구비한 증폭 회로(200)는 캐스코드 접속된 제1 증폭부(30) 및 제2 증폭부(40)를 구비한다. 소신호 관점에서, 증폭 회로(200)는 공통 소스 증폭기 및 공통 게이트 증폭기가 2단으로 직렬 연결된 캐스코드 증폭기의 구조를 가진다.
한편, 제1 및 제2 증폭부(30, 40)는 도 1의 제1 및 제2 증폭부(10, 20)에 각각 대응한다. 다시 말해, 제2 증폭부(40)는 도 1의 제2 증폭부(20)와 동일한 구성을 가지며, 제1 증폭부(30) 또한 추가된 구성을 제외하고 도 1의 제1 증폭부(10)와 기본적인 구성은 동일하다.
도 1의 제1 증폭부(10)와 마찬가지로, 제1 증폭부(30)는 전원전압단(VCCE)에 접속된 전류원(Is), 정입력 전압(Vp)을 입력 받는 제1 PMOS 입력 트랜지스터 쌍(P3, P4), 부입력 전압(Vn)을 입력 받는 제2 PMOS 입력 트랜지스터 쌍(P1, P2), 인에이블 신호(ENb)에 응답하여 각각의 입력 트랜지스터 쌍에 전류를 공급하기 위한 PMOS 인에이블 트랜지스터(P5), 제1 출력단(NGL)과 접지전압단(VSSI) 사이에 접속된 NMOS 트랜지스터(N1), 제2 출력단(NGR)과 접지전압단(VSSI) 사이에 접속된 NMOS 트랜지스터(N2), 인에이블 신호(EN, ENb)에 응답하여 제2 스플릿 게이트 노드(LSPG)와 보상 캐패시터단(CC_SPLIT)을 선택적으로 연결하기 위한 트랜스미션 게이트(TG1)를 구비한다. 여기서, PMOS 인에이블 트랜지스터(P5)는 인에이블부를 구성할 수 있다. 트랜스미션 게이트(TG1)는 스위칭부를 구성할 수 있다.
이하, 도 1의 제1 증폭부(10)와 비교하여 제1 증폭부(30)에 추가된 구성을 중심으로 설명한다.
제1 증폭부(30)는 인에이블 신호(EN, ENb)에 응답하여 제1 PMOS 입력 트랜지스터 쌍(P3, P4) 사이의 제1 스플릿 게이트 노드(RSPG)와 제2 PMOS 입력 트랜지스터 쌍(P1, P2) 사이의 제2 스플릿 게이트 노드(LSPG)를 이퀄라이즈 구동하기 위한 이퀄라이징부(32)를 더 구비할 수 있다. 또한, 제1 증폭부(30)는 보상 구동 펄스(PRE_SGb)에 응답하여 증폭 회로(200)의 인에이블 구간 초기에 제1 스플릿 게이트 노드(RSPG)를 풀업 구동하기 위한 보상 구동부(34)를 더 구비할 수 있다.
이퀄라이징부(32)는 제1 스플릿 게이트 노드(RSPG)와 제2 스플릿 게이트 노드(LSPG)를 선택적으로 연결하기 위한 트랜스미션 게이트(TG2)로 구현할 수 있다. 트랜스미션 게이트(TG2)는 인에이블 신호(EN)가 논리레벨 로우이고 인이에블 신호(ENb)가 논리레벨 하이일 때, 즉 증폭 회로(200)의 인에이블 구간에 제1 스플릿 게이트 노드(RSPG)와 제2 스플릿 게이트 노드(LSPG)를 연결하여 두 노드가 이퀄라이즈되도록 한다.
또한, 보상 구동부(34)는 전원전압단(VCCE)과 제1 스플릿 게이트 노드(RSPG) 사이에 접속되며, 게이트로 보상 구동 펄스(PRE_SGb)를 인가 받는 PMOS 트랜지스터(P11)로 구현할 수 있다. PMOS 트랜지스터(P11)는 보상 구동 펄스(PRE_SGb)가 논리레벨 로우로 활성화되는 구간 동안 턴온되어 제1 스플릿 게이트 노드(RSPG)를 풀업 구동한다.
도 3은 도 2의 증폭 회로의 제어신호들의 파형을 나타낸 도면이다. 도 3에 도시된 바와 같이, 증폭 회로(200)를 포함하는 장치가 스탠바이 모드에서 액티브 모드로 전환되어 인에이블 신호(EN)가 논리레벨 로우에서 하이로 천이하면, 보상 구동 펄스(PRE_SGb)가 일정 시간(d1) 동안 논리레벨 로우로 펄싱한다.
이와 같은 파형을 가지는 보상 구동 펄스(PRE_SGb)를 생성하기 위한 펄스 발생기(50)의 회로 구성을 도 4에 예시하였다. 도 4를 참조하면, 펄스 발생기(50)는 인에이블 신호(EN)을 일정 시간(d1) 동안 지연시키기 위한 지연 소자(DLY)와, 지연 소자(DLY)의 출력 신호를 반전시키기 위한 인버터(INV)와, 인에이블 신호(EN) 및 인버터(INV)의 출력 신호를 입력 받아 보상 구동 펄스(PRE_SGb)를 출력하는 낸드 게이트(NAND)를 포함할 수 있다. 지연 소자(DLY)는 통상 짝수 개의 인버터를 포함하는 인버터 체인을 이용하여 구현할 수 있는데, 원하는 지연값(d1)에 따라 인버터의 수를 조절할 수 있다.
증폭 회로(200)를 포함하는 장치가 스탠바이 모드(또는 파워다운 모드)를 탈출하여 액티브 모드에 진입하면 PMOS 트랜지스터(P5)가 턴온되어 전류원(Is)에 의해 공급되는 전류가 제1 PMOS 입력 트랜지스터 쌍(P3, P4) 및 제2 PMOS 입력 트랜지스터 쌍(P1, P2)을 통해 각각 흐르게 된다. 이때, 공급된 전류에 의해 제1 스플릿 게이트 노드(RSPG)와 제2 스플릿 게이트 노드(LSPG) 모두 그 전위가 상승한다. 앞서 설명한 바와 같이, 보상 캐패시터단(CC_SPLIT)은 증폭 회로(200)의 디스에이블 구간동안 전원전압(VCCE) 레벨로 프리차지 되어 있기 때문에, 인에이블 신호(EN, ENb)에 의해 트랜스미션 게이트(TG1)이 턴온되면 제2 스플릿 게이트 노드(LSPG)가 보상 캐패시터단(CC_SPLIT)과 전하 공유를 통해 제2 스플릿 게이트 노드(LSPG)의 전위가 제1 스플릿 게이트 노드(RSPG)에 비해 더 빠르게 상승할 수 있다.
그런데, 이러한 증폭 회로(200)의 인에이블 구간 초기에 보상 구동부(34)가 인에이블 되어 제1 스플릿 게이트 노드(RSPG)를 전원전압(VCCE)으로 풀업 구동하게 된다. 이러한 제1 스플릿 게이트 노드(RSPG)에 대한 풀업 구동은 증폭 회로(200)의 인에이블 구간 초기에 제2 스플릿 게이트 노드(LSPG)의 전위가 빠르게 상승하는 것에 맞춰 제2 스플릿 게이트 노드(LSPG)의 전위 상승시킬 수 있다. 따라서, 증폭 회로(200)의 초기 동작시 출력 불안정을 방지할 수 있다. 한편, 이퀄라이징부(32)는 제1 스플릿 게이트 노드(RSPG)와 제2 스플릿 게이트 노드(LSPG)이 같은 레벨을 유지하는 상태에서 보상 구동부(34)가 보상 구동을 할 수 있도록 한다. 즉, 이퀄라이징부(32)는 보상 구동부(34)의 안정된 동작을 돕는다.
한편, 앞서 설명한 실시예에서는 이퀄라이징부(32)와 보상 구동부(34)를 모두 구비하는 경우를 예시하여 설명하였으나, 경우에 따라 이퀄라이징부(32)를 생략하는 경우에도 본 발명에서 의도하는 보상 작용을 충분히 확보할 수 있다.
또한, 앞서 설명한 실시예에서는 증폭 회로(200)를 제1 및 제2 증폭부(30, 40)를 구비하는 캐스코드 증폭기로 설계하는 경우를 일례로 들어 설명하였으나, 본 발명은 스플릿-렝스 게이트 구조의 입력부를 구비하는 모든 에러 증폭기 설계에 적용할 수 있다. 예컨대, 제2 증폭부(40)의 형태를 변경하거나, 제2 증폭부(40)를 생략하는 경우에도 본 발명은 적용된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
100. 200: 증폭 회로 10, 30: 제1 증폭부
20, 40: 제2 증폭부 32: 이퀄라이징부
34: 보상 구동부

Claims (8)

  1. 전류원;
    정입력 전압을 입력 받으며, 스플릿-렝스 게이트 구조를 가지는 제1 입력 트랜지스터 쌍;
    부입력 전압을 입력 받으며, 스플릿-렝스 게이트 구조를 가지는 제2 입력 트랜지스터 쌍;
    인에이블 신호에 응답하여 상기 제1 및 제2 입력 트랜지스터 쌍 각각에 상기 전류원에 의한 전류를 공급하기 위한 인에이블부;
    상기 인에이블 신호의 활성화 구간 동안 제2 입력 트랜지스터 쌍 사이의 제2 스플릿 게이트 노드를 보상 캐패시터단과 연결하기 위한 스위칭부; 및
    상기 인에이블 신호의 활성화 구간 초기에 상기 제1 입력 트랜지스터 쌍 사이의 제1 스플릿 게이트 노드를 보상 구동하기 위한 보상 구동부
    를 구비하는 증폭 회로.
  2. 제1항에 있어서,
    상기 인에이블 신호의 비활성화 구간 동안 상기 제1 및 제2 스플릿 게이트 노드를 이퀄라이즈 구동하기 위한 이퀄라이징부를 더 구비하는 증폭 회로.
  3. 제1항에 있어서,
    상기 제2 입력 트랜지스터 쌍에 대응하는 제1 출력단에 접속된 제1 전류 미러링 트랜지스터; 및
    상기 제1 입력 트랜지스터 쌍에 대응하는 제2 출력단에 접속된 제2 전류 미러링 트랜지스터를 더 구비하는 증폭 회로.
  4. 제1항에 있어서,
    상기 제2 입력 트랜지스터 쌍에 대응하는 제1 출력단과 상기 제1 입력 트랜지스터 쌍에 대응하는 제2 출력단에 접속된 2차 증폭부를 더 구비하는 증폭 회로.
  5. 제1항에 있어서,
    상기 스위칭부는 상기 인에이블 신호에 제어 받으며, 상기 제2 스플릿 게이트 노드와 상기 보상 캐패시터단 사이에 접속된 제1 트랜스미션 게이트를 구비하는 증폭 회로.
  6. 제1항에 있어서,
    상기 보상 구동부는 상기 인에이블 신호의 활성화 구간 초기에 펄싱하는 보상 구동 펄스에 응답하여 상기 제1 스플릿 게이트 노드를 풀업 구동하는 증폭 회로.
  7. 제6항에 있어서,
    상기 보상 구동부는 전원전압단과 상기 제1 스플릿 게이트 노드 사이에 접속되며, 상기 보상 구동 펄스를 게이트로 인가 받는 PMOS 트랜지스터를 구비하는 증폭 회로.
  8. 제2항에 있어서,
    상기 이퀄라이징부는 상기 인에이블 신호에 제어 받으며, 상기 제1 및 제2 스플릿 게이트 노드 사이에 접속된 제2 트랜스미션 게이트를 구비하는 증폭 회로.
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