CN109217831A - 具有分裂长度补偿方案的放大电路 - Google Patents

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Abstract

一种放大电路包括：电流源；第一输入晶体管对，其适用于接收正输入电压并且具有分裂长度栅结构；第二输入晶体管对，其适用于接收负输入电压并且具有分裂长度栅结构；使能单元，其适用于响应于使能信号而将来自电流源的电流供应至第一输入晶体管对和第二输入晶体管对之中的每一个；切换单元，其适用于在使能信号的激活区段期间将第二输入晶体管对之间的第二分裂栅节点耦接至补偿电容器节点；以及补偿驱动单元，其适用于在使能信号的激活区段的初始阶段补偿并驱动第一输入晶体管对之间的第一分裂栅节点。

Description

具有分裂长度补偿方案的放大电路
相关申请的交叉引用
本申请要求于2017年6月29日提交的申请号为62/526,759、名称为“LOW-DROPOUTREGULATOR SCHEME FOR EQUALIZING INDIRECT COMPENSATION NODES(用于均衡间接补偿节点的低压差调节器方案)”的美国临时专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种利用分裂长度补偿方案的放大电路。
背景技术
数字设备(尤其是移动设备)需要在高速操作时具有低功耗。对于长待机时间的电池供电系统，例如移动设备中使用的系统，电源管理集成电路(PMIC)增加电池时间的重要性日益增加。对于PMIC，作为线性调节器的低压差(LDO)电压调节器正被广泛使用。此外，低压差电压调节器的核心电路为误差放大器。
通常，误差放大器包括负反馈回路，其根据反馈回路的延迟和放大器系统的响应特性在输出端子处引起过冲、振铃或振荡。为了解决这个问题，已经使用了在输出端子和输入端子之间插置补偿电容器的直接补偿方案。
发明内容
本发明的实施例针对一种放大电路，该放大电路可以在应用分裂长度补偿方案时防止源于分裂栅节点的非均匀操作的输出不稳定性。
根据本发明的一个实施例，一种放大电路包括：电流源；第一输入晶体管对，其适用于接收正输入电压并且具有分裂长度栅结构；第二输入晶体管对，其适用于接收负输入电压并且具有分裂长度栅结构；使能单元，其适用于响应于使能信号而将来自电流源的电流供应至第一输入晶体管对和第二输入晶体管对之中的每一个；切换单元，其适用于在使能信号的激活区段期间将第二输入晶体管对之间的第二分裂栅节点耦接至补偿电容器节点；以及补偿驱动单元，其适用于在使能信号的激活区段的初始阶段补偿并驱动第一输入晶体管对之间的第一分裂栅节点。
附图说明
图1是示例性地示出了具有分裂长度补偿方案的放大电路的电路图。
图2是示出了根据本发明实施例的具有分裂长度补偿方案的放大电路的电路图。
图3示出了图2中所示的放大电路的控制信号的波形。
图4示出了用于产生图3中所示的补偿驱动脉冲而产生的脉冲的电路结构。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以采用不同的形式实施，并且不应该解释为限于本文阐述的实施例。确切地说，提供这些实施例使得本公开充分且完整，并且将本发明的范围充分地传达给本领域的技术人员。在本公开中，贯穿本发明的各个附图和实施例，相同的附图标记表示相同的部件。
图1是示例性地示出了具有分裂长度补偿方案的放大电路100的电路图。
参见图1，具有分裂长度补偿方案的放大电路100可以包括共源共栅耦接的第一放大单元10和第二放大单元20。第一放大单元10和第二放大单元20可以包括用于其各自的操作和功能所需的所有电路、系统、固件和器件。从小信号分析的角度来看，放大电路100可以具有共源共栅放大器的结构，其中共源放大器和共栅放大器彼此串联耦接为两级。这些共源共栅放大器可以具有大跨导、高输入阻抗和宽带宽的此类优点。此外，放大电路100可以利用间接补偿方案，该方案使用分裂长度栅结构以及共源共栅耦接结构，以确保瞬态性能。分裂长度栅结构可以通过用一对两个输入晶体管(其具有一半的栅极长度)替换一个输入晶体管来生成两个晶体管之间的低阻抗内部节点(在下文中将称为分裂栅节点)。在本文中，就电路而言，具有一半的栅极长度的一对两个输入晶体管可以等同于一个现有的输入晶体管。
第一放大单元10可以包括：电流源Is，其耦接至电源电压端子VCCE；第一PMOS输入晶体管对P3和P4，其用于接收正输入电压Vp；第二PMOS输入晶体管对P1和P2，其用于接收负输入电压Vn；PMOS使能晶体管P5，其用于响应于使能信号ENb而向每对输入晶体管供应电流；NMOS晶体管N1，其耦接在接地电压端子VSSI和第一输出端子NGL之间；以及NMOS晶体管N2，其耦接在第二输出端子NGR和接地电压端子VSSI之间。在本文中，NMOS晶体管N1和N2可以作为电流镜像单元(或负载器)工作，并且它们可以耦接至共模反馈偏置VMFB，共模反馈偏置VMFB与第一输出端子NGL和第二输出端子NGR一起接收共模反馈电压VCMF。同时，第一PMOS输入晶体管对P3和P4以及第二PMOS输入晶体管对P1和P2可以分别对应于上述的分裂长度栅结构。
在第一PMOS输入晶体管对P3和P4之间存在第一分裂栅节点RSPG，并且在第二PMOS输入晶体管对P1和P2之间存在第二分裂栅节点LSPG。负输入侧的第二分裂栅节点LSPG可以在放大电路100的使能区段期间耦接至补偿电容器端子CC_SPLIT。基于使能信号EN和ENb控制的传输门TG1可以用于参照第二分裂栅节点LSPG进行选择性切换。在本文中，使能信号EN可以在放大电路100被使能的区段(诸如，激活模式)中被激活为逻辑电平高，而在放大电路100被禁用的区段中(诸如，待机模式或断电模式)被去激活为逻辑电平低。同时，使能信号ENb可以是使能信号EN的反相信号。
第二放大单元20可以包括：NMOS输入晶体管N3，其用于接收来自第一输出端子NGL的信号；NMOS输入晶体管N4，其用于接收来自第二输出端子NGR的信号的；PMOS电流镜像晶体管对P6和P7以及无源电阻器R，它们与NMOS晶体管N3形成一个电流路径；以及PMOS电流镜像晶体管对P8和P9，其与NMOS输入晶体管N4形成一个电流路径。此外，第二放大单元20还可以包括：NMOS晶体管N5和N6，其用于响应于使能信号ENb而在放大电路100的禁止区段中将第一输出端子NGL和第二输出端子NGR预充电到接地电压VSSI；以及PMOS晶体管P10，其用于响应于使能信号EN而在放大电路100的禁止区段中将PMOS电流镜像晶体管P6和P8的栅极预充电至的电源电压VCCE。放大电路100的最终输出端子OUT可以形成在PMOS电流镜像晶体管P9和NMOS输入晶体管N4之间的耦接节点中，并且与补偿电容器(未示出)相关联的偏置CC_CASCADE可以施加至两个PMOS电流镜像晶体管P8和P9之间的耦接节点。
当包括放大电路100的器件进入激活模式时，使能信号EN可以被激活为逻辑高电平，从而将放大电路100使能。换言之，PMOS晶体管P5可以导通，并且由电流源Is供应的电流可以分别流过第一PMOS输入晶体管对P3和P4以及第二PMOS输入晶体管对P1和P2。在第一PMOS输入晶体管对P3和P4以及第二PMOS输入晶体管对P1和P2中流动的电流可以根据正输入电压Vp和负输入电压Vn的电平而不同，并且可以通过NMOS晶体管N1和N2来放大电流的差异以确定第一输出端子NGL和第二输出端子NGR的电平。在本文中，第一分裂栅节点RSPG和第二分裂栅节点LSPG两者的电势可以通过供应的电流而升高。然而，由于在放大电路100的禁止区段期间补偿电容器节点CC_SPLIT被预充电至电源电压VCCE电平，所以当通过使能信号EN和Enb来打开传输门TG1时，第二分裂栅节点LSPG的电势可以通过具有补偿电容器节点CC_SPLIT的第二分裂栅节点LSPG的电荷共享而比第一分裂栅节点RSPG升高地更快。这可能导致第一输出端子NGL的电势比第二输出端子NGR的电势升高地更快，结果，无论负输入电压Vn的电平如何，放大电路100的最终输出端OUT都可以升高，从而导致放大电路100的输出不稳定。
图2是示出了根据本发明实施例的具有分裂长度补偿方案的放大电路200的电路图。
参见图2，根据本发明实施例的具有分裂长度补偿方案的放大电路200可以包括共源共栅耦接的第一放大单元30和第二放大单元40。从小信号的角度来看，放大电路200可以具有共源共栅放大器的结构，其中共源放大器和共栅放大器串联耦接为两级。
同时，第一放大单元30和第二放大单元40可以分别对应于第一放大单元10和第二放大单元20。换言之，除了附加组成元件之外，第二放大单元40(即，二级放大单元)可以具有与图1的第二放大单元20相同的结构，并且第一放大单元30也可以具有与图1中所示的第一放大单元10基本相同的结构。
如同图1的第一放大单元10，第一放大单元30可以包括：电流源Is，其耦接至电源电压端子VCCE；第一PMOS输入晶体管对P3和P4，其用于接收正输入电压Vp；第二PMOS输入晶体管对P1和P2，其用于接收负输入电压Vn；PMOS使能晶体管P5，其用于响应于使能信号Enb而向每对输入晶体管供应电流；NMOS晶体管N1，其耦接在第一输出端子NGL和接地电压端子VSSI之间；以及NMOS晶体管N2，其耦接在第二输出端子NGR和接地电压端子VSSI之间；传输门TG1，其用于响应于使能信号EN和Enb而选择性地连接分裂栅节点LSPG和补偿电容器节点CC_SPLIT。PMOS使能晶体管P5可以形成使能单元。传输门TG1可以形成切换单元。
在下文中，与图1的第一放大单元10相比，主要描述了添加到第一放大单元30的结构的组成元件。
第一放大单元30可以进一步包括均衡单元32，该均衡单元32用于响应于使能信号EN和Enb而均衡第一PMOS输入晶体管对P3和P4之间的第一分裂栅节点RSPG与第二PMOS输入晶体管对P1和P2之间的第二分裂栅节点LSPG。此外，第一放大单元30还可以包括补偿驱动单元34，该补偿驱动单元34用于响应于补偿驱动脉冲PRE_SGb而在放大电路200的使能区段的初始阶段中上拉驱动第一分裂栅节点RSPG。均衡单元32和补偿驱动单元34可以包括用于它们各自的操作和功能所需的所有电路、系统、固件和器件。
均衡单元32可以用传输门TG2来实现，用于选择性地耦接第一分裂栅节点RSPG和第二分裂栅节点LSPG。当使能信号EN处于逻辑低电平并且使能信号ENb处于逻辑高电平(即，在放大电路200的使能区段中)时，传输门TG2可以将在放大电路200的使能区段中的第一分裂栅节点RSPG和第二分裂栅节点LSPG耦接以均衡这两个节点。
补偿驱动单元34可以用PMOS晶体管P11来实现，该PMOS晶体管P11耦接在电源电压端子VCCE和第一分裂栅节点RSPG之间并通过栅极接收补偿驱动脉冲PRE_SGb。PMOS晶体管P11可以在补偿驱动脉冲PRE_SGb被激活为逻辑低电平的区段期间导通，以上拉驱动第一分裂栅节点RSPG。
图3示出了图2中所示的放大电路的控制信号的波形。参见图3，当包括放大电路200的器件从待机模式切换到激活模式并且使能信号EN从逻辑低电平转变至逻辑高电平时，补偿驱动脉冲PRE_SGb可以在预定时间d1期间脉跳至逻辑低电平。
在图4中示出了用于产生具有该波形的补偿驱动脉冲PRE_SGb的脉冲发生器50的电路结构。参见图4，脉冲发生器50可以包括：延迟器DLY，其用于将使能信号EN延迟预定时间d1；反相器INV，其用于将延迟器DLY的输出信号反相；以及与非门NAND，其用于接收使能信号EN和反相器INV的输出信号并且输出补偿驱动脉冲PRE_SGb。延迟器DLY可以用通常具有偶数个反相器的反相器链来实现，并且可以根据期望的延迟值d1来调整反相器的数量。
当包括放大电路200的器件从待机模式(或断电模式)退出并且进入激活模式时，PMOS晶体管P5可以导通，使得由电流源Is供应的电流可以分别流过第一PMOS输入晶体管对P3和P4以及第二PMOS输入晶体管对P1和P2。在本文中，第一分裂栅节点RSPG和第二分裂栅节点LSPG两者的电势可能由于供应的电流而升高。如上所述，由于当放大电路200被禁止的同时补偿电容器节点CC_SPLIT被预充电至电源电压VCCE电平，所以当基于使能信号EN和Enb打开传输门TG1时，通过第二分裂栅节点LSPG与补偿电容器节点CC_SPLIT的电荷共享，第二分裂栅节点LSPG的电势可以比第一分裂栅节点RSPG的电势上升得更快。
在放大电路200的使能区段的初始阶段，补偿驱动单元34可以被使能以利用电源电压VCCE来上拉驱动第一分裂栅节点RSPG。对于第一分裂栅节点RSPG的上拉驱动可以根据在放大电路200的使能区段的初始阶段中第二分裂栅节点LSPG的电势的快速升高来使第二分裂栅节点LSPG的电势升高。因此，可以防止在放大电路200的初始操作中的输出不稳定性。同时，均衡单元32可以允许补偿驱动单元34在第一分裂栅节点RSPG和第二分裂栅节点LSPG保持相同电平的状态下执行补偿驱动操作。换言之，均衡单元32可以帮助补偿驱动单元34的稳定操作。
尽管在本发明的上述实施例中示出了存在均衡单元32和补偿驱动单元34两者，但是在一些情况下可以省略均衡单元32，并且即使可以省略均衡单元32，也可以充分地保证本发明实施例中预期的补偿效果。
在本发明的上述实施例中描述了放大电路200被设计为包括第一放大单元30和第二放大单元40的共源共栅放大器。然而，本发明的精神和概念可以应用于包括分裂长度栅方案的输入端子的所有误差放大器的设计。例如，本发明也可以应用于第二放大单元40的形式被改变或者第二放大单元40被省略的情况。
根据本发明的实施例，通过在应用分裂长度补偿方案的放大电路被禁止的同时均衡分裂栅节点并且在放大电路的使能区段的初始阶段中补偿和驱动分裂栅节点组，可以防止放大电路的输出不稳定。
尽管已经针对具体的实施例描述了本发明，但是对于本领域技术人员来说显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下可以进行各种改变和修改。

Claims (8)

1.一种放大电路，其包括：
电流源；
第一输入晶体管对，其适用于接收正输入电压并且具有分裂长度栅结构；
第二输入晶体管对，其适用于接收负输入电压并且具有分裂长度栅结构；
使能单元，其适用于响应于使能信号而将来自电流源的电流供应至第一输入晶体管对和第二输入晶体管对之中的每一个；
切换单元，其适用于在使能信号的激活区段期间将第二输入晶体管对之间的第二分裂栅节点耦接至补偿电容器节点；以及
补偿驱动单元，其适用于在使能信号的激活区段的初始阶段补偿并驱动第一输入晶体管对之间的第一分裂栅节点。
2.根据权利要求1所述的放大电路，还包括：
均衡单元，其适用于在使能信号的去激活区段期间均衡第一分裂栅节点和第二分裂栅节点。
3.根据权利要求1所述的放大电路，还包括：
第一电流镜像晶体管，其耦接至与第二输入晶体管对相对应的第一输出端子；以及第二电流镜像晶体管，其耦接至与第一输入晶体管对相对应的第二输出端子。
4.根据权利要求1所述的放大电路，还包括：
第二放大单元，其共源共栅耦接至与第二输入晶体管对相对应的第一输出端子和与第一输入晶体管对相对应的第二输出端子。
5.根据权利要求1所述的放大电路，其中，切换单元基于使能信号而被控制，并且包括耦接在第二分裂栅节点和补偿电容器节点之间的第一传输门。
6.根据权利要求1所述的放大电路，其中，补偿驱动单元响应于在使能信号的激活区段的初始阶段中脉跳的补偿驱动脉冲而上拉驱动第一分裂栅节点。
7.根据权利要求6所述的放大电路，其中，补偿驱动单元包括PMOS晶体管，PMOS晶体管耦接在电源电压端子和第一分裂栅节点之间，并且通过栅极接收补偿驱动脉冲。
8.根据权利要求2所述的放大电路，其中，均衡单元基于使能信号而被控制，并且包括耦接在第一分裂栅节点和第二分裂栅节点之间的第二传输门。
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