KR20220144199A - 데이터 입력 버퍼 및 데이터 입력 버퍼를 포함하는 반도체 장치 - Google Patents

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KR20220144199A
KR20220144199A KR1020210050574A KR20210050574A KR20220144199A KR 20220144199 A KR20220144199 A KR 20220144199A KR 1020210050574 A KR1020210050574 A KR 1020210050574A KR 20210050574 A KR20210050574 A KR 20210050574A KR 20220144199 A KR20220144199 A KR 20220144199A
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안순성
손관수
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Abstract

본 기술은 제 1 임피던스 조정 코드 및 제 2 임피던스 조정 코드를 수신하는 복수의 버퍼 유닛들을 포함하고, 상기 복수의 버퍼 유닛들은 각각의 제 1 입력 단과 제 2 입력 단을 단락시킨 상태에서 검출한 오프셋을 라이트 데이터로서 출력하고, 상기 복수의 버퍼 유닛들 중에서 상기 제 1 임피던스 조정 코드의 현재 값에 해당하는 버퍼 유닛이 상기 제 2 임피던스 조정 코드에 따라 상기 오프셋을 보정하도록 구성될 수 있다.

Description

데이터 입력 버퍼 및 데이터 입력 버퍼를 포함하는 반도체 장치{DATA INPUT BUFFER AND SEMICONDUCTOR APPARATUS INCLUDING THE DATA INPUT BUFFER}
본 발명은 반도체 회로에 관한 것으로서, 특히 데이터 입력 버퍼 및 데이터 입력 버퍼를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 외부에서 제공되는 데이터를 입력 받기 위한 데이터 입력 버퍼를 포함하고 있다. 데이터 입력 버퍼는 입력된 데이터와 기준 전압을 비교함으로써 데이터를 '0'과 '1'로 구분한다. 그러나 PVT(Power, Voltage, Temperature) 변동 등의 이유로 데이터 입력 버퍼의 출력 신호에 오프셋이 존재하게 되고 이는 데이터 입력 버퍼의 동작 신뢰성을 저하시키고 결국 데이터 입력 버퍼를 포함하는 반도체 장치의 동작 성능을 저하시키게 된다.
본 발명의 실시예는 데이터 입력 버퍼의 오프셋을 제거할 수 있는 데이터 입력 버퍼 및 데이터 입력 버퍼를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 제 1 임피던스 조정 코드 및 제 2 임피던스 조정 코드를 수신하는 복수의 버퍼 유닛들을 포함하고, 상기 복수의 버퍼 유닛들은 각각의 제 1 입력 단과 제 2 입력 단을 단락시킨 상태에서 검출한 오프셋을 라이트 데이터로서 출력하고, 상기 복수의 버퍼 유닛들 중에서 상기 제 1 임피던스 조정 코드의 현재 값에 해당하는 버퍼 유닛이 상기 제 2 임피던스 조정 코드에 따라 상기 오프셋을 보정하도록 구성될 수 있다.
본 발명의 실시예는 임피던스 조정 명령 및 모드 레지스터 설정 정보에 응답하여 라이트 데이터에 따라 임피던스 조정 코드의 값을 조정하는 오프셋 보정 동작을 수행하도록 구성된 임피던스 조정 회로; 및 오프셋을 검출하고 검출된 오프셋 정보를 상기 라이트 데이터로서 출력하고, 상기 임피던스 조정 코드에 따라 상기 오프셋을 보정하도록 구성된 데이터 입력 버퍼를 포함할 수 있다.
본 발명의 실시예에서 제어부는 상기 모드 레지스터 설정 정보가 제 1 로직 레벨로 설정되어 있으며, 상기 임피던스 조정 명령에 따라 상기 임피던스 조정 회로가 상기 오프셋 보정 동작과 상기 임피던스 조정 동작을 순차적으로 수행하도록 제어하고, 상기 모드 레지스터 설정 정보가 제 2 로직 레벨로 설정되어 있으며, 상기 임피던스 조정 명령에 따라 상기 임피던스 조정 회로가 상기 임피던스 조정 동작 만을 수행하도록 제어할 수 있다.
본 발명의 실시예는 제 1 임피던스 조정 코드 및 제 2 임피던스 조정 코드를 수신하는 복수의 버퍼 유닛들을 포함하고, 상기 복수의 버퍼 유닛들은 각각의 제 1 입력 단과 제 2 입력 단을 단락시킨 상태에서 검출한 오프셋을 라이트 데이터로서 출력하고, 상기 복수의 버퍼 유닛들 중에서 상기 제 1 임피던스 조정 코드의 현재 값에 해당하는 버퍼 유닛이 상기 제 2 임피던스 조정 코드에 따라 상기 오프셋을 보정하도록 구성되는 데이터 입력 버퍼; 상기 제 1 임피던스 조정 코드 및 상기 제 2 임피던스 조정 코드에 따라 조정된 출력 임피던스로 리드 데이터를 구동하여 데이터 입/출력부를 통해 출력하도록 구성된 데이터 출력 버퍼; 및 임피던스 조정 명령에 응답하여 외부 저항의 임피던스를 기준으로 상기 데이터 출력 버퍼의 출력 임피던스를 조정하기 위해 상기 제 1 임피던스 조정 코드 및 상기 제 2 임피던스 조정 코드 중에서 적어도 하나의 값을 조정하는 임피던스 조정 동작을 수행하고, 모드 레지스터 설정 정보 및 상기 임피던스 조정 명령에 응답하여 상기 라이트 데이터에 따라 상기 데이터 입력 버퍼의 오프셋을 보정하기 위해 상기 제 1 임피던스 조정 코드 및 상기 제 2 임피던스 조정 코드 중에서 적어도 하나의 값을 조정하는 오프셋 보정 동작을 수행하도록 구성된 임피던스 조정 회로를 포함할 수 있다.
본 발명의 실시예에서 임피던스 조정 회로는 상기 모드 레지스터 설정 정보가 제 1 로직 레벨로 설정되어 있으며, 상기 임피던스 조정 명령에 따라 상기 오프셋 보정 동작과 상기 임피던스 조정 동작을 순차적으로 수행하고, 상기 모드 레지스터 설정 정보가 제 2 로직 레벨로 설정되어 있으며, 상기 임피던스 조정 명령에 따라 상기 임피던스 조정 동작 만을 수행하도록 구성될 수 있다.
본 기술은 데이터 입력 버퍼의 오프셋을 제거함으로써 데이터 입력 버퍼 및 이를 포함하는 반도체 장치의 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면,
도 3은 도 2의 임피던스 조정 회로의 구성을 나타낸 도면,
도 4는 도 3의 제어부의 구성을 나타낸 도면,
도 5는 도 3의 조정 완료 검출 회로의 구성을 나타낸 도면,
도 6은 도 2의 데이터 입력 버퍼의 구성을 나타낸 도면,
도 7은 도 6의 버퍼 유닛의 구성을 나타낸 도면,
도 8은 도 7의 제 1 증폭 회로 및 제 2 증폭 회로의 회로 구성을 나타낸 도면이고,
도 9는 본 발명의 실시예에 따른 임피던스 조정 회로와 데이터 입력 버퍼의 구성을 간략하게 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 시스템(1)은 메모리 컨트롤러(2) 및 반도체 장치(10)를 포함할 수 있다.
메모리 컨트롤러(2)는 반도체 장치(10)에 전원 전압, 데이터(DQ), 기준 전압(VREF) 또는/및 제어신호(CTRL)를 제공할 수 있다. 전원 전압은 반도체 장치(10)의 동작을 위한 전원으로서, 이하, 외부 전압(VCCQ)이라 칭하기로 한다. 제어신호(CTRL)는 복수의 신호들 즉, 커맨드, 어드레스 및 반도체 장치(10)의 데이터 수신을 제어하기 위한 각종 신호를 포함할 수 있다. 데이터 수신을 제어하기 위한 각종 신호는 반도체 장치(10)의 동작 모드에 따라 다른 값을 가질 수 있다. 데이터 수신을 제어하기 위한 각종 신호는 예를 들어, 반도체 장치(10)의 스펙에 정해진 저속 모드/고속 모드 등에 따라 다른 값을 가질 수 있으며, 추후 설명하기로 한다. 메모리 컨트롤러(2)는 반도체 장치(10)에서 제공된 데이터(DQ)를 수신할 수 있다.
반도체 장치(10)는 제어신호(CTRL)에 따라 메모리 컨트롤러(2)에서 제공된 데이터(DQ)를 수신하여 내부의 메모리 영역에 라이트하거나, 제어신호(CTRL)에 따라 내부의 메모리 영역에 기록된 데이터(DQ)를 리드하여 메모리 컨트롤러(2)에 제공할 수 있다. 반도체 장치(10)는 데이터 출력 버퍼의 임피던스 조정을 위한 코드 신호를 이용하여 데이터 입력 버퍼의 오프셋을 검출 및 보정할 수 있으며, 이는 추후 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치(10)의 구성을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치(10)는 메모리 영역(11), 데이터 입/출력부(13), 임피던스 조정 회로(100), 데이터 입력 버퍼(200) 및 데이터 출력 버퍼(300)를 포함할 수 있다.
메모리 영역(11)은 리드 명령에 따라 리드 데이터(RDATA<0:N>)를 출력하고, 라이트 명령에 따라 입력된 라이트 데이터(WDATA<0:N>)를 저장할 수 있다. 메모리 영역(11)은 휘발성 메모리와 비휘발성 메모리 중에서 적어도 하나를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
데이터 입/출력부(13)는 복수의 데이터 입/출력 패드들(DQ)을 포함할 수 있다. 데이터 입/출력부(13)를 통해 반도체 장치(10)와 외부 장치 예를 들어, 메모리 컨트롤러(2)와의 데이터 입/출력이 이루어질 수 있다.
임피던스 조정 회로(100)는 임피던스 조정 명령(ZQC)에 응답하여 외부 저항(RZQ)의 임피던스를 기준으로 제 1 임피던스 조정 코드(PUCODE<0:N>)와 제 2 임피던스 조정 코드(PDCODE<0:N>) 중에서 적어도 하나의 값을 조정하는 임피던스 조정 동작을 수행할 수 있다. 임피던스 조정 동작은 반도체 장치(10)의 출력 임피던스가 외부 저항(RZQ)의 임피던스와 일치하도록 제 1 임피던스 조정 코드(PUCODE<0:N>)와 제 2 임피던스 조정 코드(PDCODE<0:N>) 중에서 적어도 하나의 값을 조정하여 이루어질 수 있다. 임피던스 조정 동작은 반도체 장치(10)의 리드 동작 구간 및 라이트 동작 구간과는 별도의 시 구간(time interval) 예를 들어, 초기화 구간에 수행될 수 있다.
임피던스 조정 회로(100)는 임피던스 조정 명령(ZQC) 및 모드 레지스터 설정 정보(CNF_OCC)에 응답하여 라이트 데이터(WDATA<0:N>)에 따라 제 1 임피던스 조정 코드(PUCODE<0:N>)와 제 2 임피던스 조정 코드(PDCODE<0:N>) 중에서 적어도 하나의 값을 조정하는 오프셋 보정 동작을 수행할 수 있다. 오프셋 보정 동작은 임피던스 조정 동작과는 독립적인 시 구간에 수행될 수 있다. 임피던스 조정 회로(100)는 임피던스 조정 명령(ZQC) 및 모드 레지스터 설정 정보(CNF_OCC)에 응답하여 오프셋 보정 인에이블 신호(OCC_EN)를 생성할 수 있다. 모드 레지스터 설정 정보(CNF_OCC)는 임피던스 조정 명령(ZQC)에 따라 임피던스 조정 동작만을 수행하거나, 오프셋 보정 동작과 임피던스 조정 동작을 순차적으로 수행할지를 정의할 수 있다. 예를 들어, 모드 레지스터 설정 정보(CNF_OCC)가 하이 레벨로 설정되어 있으면 임피던스 조정 회로(100)는 임피던스 조정 명령(ZQC)에 따라 오프셋 보정 동작과 임피던스 조정 동작을 순차적으로 수행할 수 있다. 모드 레지스터 설정 정보(CNF_OCC)가 로우 레벨로 설정되어 있으면 임피던스 조정 회로(100)는 임피던스 조정 명령(ZQC)에 따라 임피던스 조정 동작만을 수행할 수 있다.
데이터 입력 버퍼(200)는 반도체 장치(10)의 라이트 동작 구간 동안 데이터 입/출력부(13)를 통해 입력되는 데이터를 수신하여 라이트 데이터(WDATA<0:N>)를 생성할 수 있다. 데이터 입력 버퍼(200)는 오프셋 보정 인에이블 신호(OCC_EN)에 응답하여 오프셋을 검출하고 검출된 오프셋 정보를 라이트 데이터(WDATA<0:N>)로서 출력할 수 있다. 데이터 입력 버퍼(200)는 제 1 임피던스 조정 코드(PUCODE<0:N>) 및 제 2 임피던스 조정 코드(PDCODE<0:N>)에 따라 오프셋을 보정할 수 있다. 데이터 입력 버퍼(200)는 데이터 입/출력부(13)의 복수의 데이터 입/출력 패드들(DQ) 각각에 대응되는 복수의 버퍼 유닛들(RX)을 포함할 수 있다.
데이터 출력 버퍼(300)는 제 1 임피던스 조정 코드(PUCODE<0:N>) 및 제 2 임피던스 조정 코드(PDCODE<0:N>)에 따라 출력 임피던스가 가변될 수 있으며, 제 1 임피던스 조정 코드(PUCODE<0:N>) 및 제 2 임피던스 조정 코드(PDCODE<0:N>)에 따라 정해진 출력 임피던스로 리드 데이터(RDATA<0:N>)를 구동하여 데이터 입/출력부(13)를 통해 출력할 수 있다. 데이터 출력 버퍼(300)는 복수의 프리 풀업 드라이버(301), 복수의 프리 풀다운 드라이버(302), 복수의 메인 풀업 드라이버(401) 및 복수의 메인 풀다운 드라이버(402)를 포함할 수 있다. 복수의 프리 풀업 드라이버(301)는 리드 데이터(RDATA<0:N>)를 제 1 임피던스 조정 코드(PUCODE<0:N>)에 따라 구동하여 풀업 제어신호(PU<0:M>)를 생성할 수 있다. 복수의 프리 풀다운 드라이버(302)는 리드 데이터(RDATA<0:N>)를 제 2 임피던스 조정 코드(PDCODE<0:N>)에 따라 구동하여 풀다운 제어신호(PD<0:M>)를 생성할 수 있다. 복수의 메인 풀업 드라이버(401)는 풀업 제어신호(PU<0:M>)에 따라 정해지는 임피던스로 데이터 입/출력부(13)를 구동할 수 있다. 복수의 메인 풀다운 드라이버(402)는 풀다운 제어신호(PD<0:M>)에 따라 정해지는 임피던스로 데이터 입/출력부(13)를 구동할 수 있다.
도 3은 도 2의 임피던스 조정 회로(100)의 구성을 나타낸 도면이다.
도 3을 참조하면, 임피던스 조정 회로(100)는 제어부(101), 타이머 카운터(102), 임피던스 조정 코드 생성부(103), 다중화기(104) 및 조정 완료 검출 회로(105)를 포함할 수 있다.
제어부(101)는 임피던스 조정 명령(ZQC)에 응답하여 임피던스 조정 동작 수행을 정의하는 복수의 내부 명령들(ZQINIT, ZQOPER)을 생성할 수 있다. 반도체 장치(10)의 동작 규격에 따르면, 임피던스 조정 명령(ZQC)은 CS/, RAS/, CAS/, WE/의 조합에 의해 생성될 수 있다. 제어부(101)는 임피던스 조정 명령(ZQC), 모드 레지스터 설정 정보(CNF_OCC), 제 1 임피던스 조정 코드(PUCODE<0:N>), 제 1 코드 상태 신호(BB_HOLD) 및 제 2 코드 상태 신호(CODE_FULL)에 응답하여 오프셋 보정 인에이블 신호(OCC_EN)를 생성할 수 있다. 예를 들어, 모드 레지스터 설정 정보(CNF_OCC)가 하이 레벨로 설정되어 있으면 제어부(101)는 임피던스 조정 회로(100)가 임피던스 조정 명령(ZQC)에 따라 오프셋 보정 동작과 임피던스 조정 동작을 순차적으로 수행하도록 할 수 있다. 모드 레지스터 설정 정보(CNF_OCC)가 로우 레벨로 설정되어 있으면 제어부(101)는 오프셋 보정 인에이블 신호(OCC_EN)를 비 활성화 상태로 유지시킴으로써 임피던스 조정 회로(100)가 임피던스 조정 명령(ZQC)에 따라 임피던스 조정 동작만을 수행하도록 할 수 있다.
타이머 카운터(102)는 클럭 신호(CLK)를 이용하여 복수의 내부 명령(ZQINIT, ZQOPER) 각각에 대응되는 임피던스 조정 동작 시간을 설정하는 동작 제어 신호(CAL_OPER)를 생성할 수 있다.
임피던스 조정 코드 생성부(103)는 동작 제어 신호(CAL_OPER)에 따라 임피던스 조정 동작을 수행하여 제 1 임피던스 조정 코드(PUCODE<0:N>) 및 제 2 임피던스 조정 코드(PDCODE<0:N>)를 생성할 수 있다. 임피던스 조정 코드 생성부(103)는 오프셋 보정 인에이블 신호(OCC_EN), 변경 타이밍 신호(OCC_CLK) 및 카운팅 제어 신호(CNT_UPDN)에 따라 오프셋 보정 동작을 수행하여 제 1 임피던스 조정 코드(PUCODE<0:N>) 및 제 2 임피던스 조정 코드(PDCODE<0:N>)를 생성할 수 있다. 변경 타이밍 신호(OCC_CLK)는 도 2의 데이터 입력 버퍼(200)의 복수의 버퍼 유닛들(RX) 중에서 오프셋 보정 동작을 수행할 버퍼 유닛을 변경하기 위한 신호로 사용될 수 있다.
임피던스 조정 코드 생성부(103)는 제 1 비교기(110), 제 1 카운터(120), 제 1 디지털/아날로그 변환기(140), 제 2 비교기(150), 제 2 카운터(160), 제 2 디지털/아날로그 변환기(180) 및 제 3 디지털/아날로그 변환기(190)를 포함할 수 있다.
제 1 비교기(110)는 임피던스 조정 명령(ZQC)에 따른 동작 제어 신호(CAL_OPER)의 활성화 구간 동안 제 1 기준 전압(VREF1)과 제 1 노드(NA)의 전압을 비교하여 그 비교 결과를 출력할 수 있다. 제 1 노드(NA)는 외부 저항 패드(ZQ)를 통해 외부 저항(RZQ)과 연결될 수 있다.
제 1 카운터(120)는 제 1 비교기(110)의 출력에 따라 업/다운 카운팅을 수행하여 제 1 임피던스 조정 코드(PUCODE<0:N>)의 값을 조정할 수 있다. 제 1 카운터(120)는 변경 타이밍 신호(OCC_CLK)에 따라 제 1 임피던스 조정 코드(PUCODE<0:N>)의 값을 조정할 수 있다. 제 1 카운터(120)는 오프셋 보정 인에이블 신호(OCC_EN)에 따라 제 1 임피던스 조정 코드(PUCODE<0:N>)의 값을 초기화시킬 수 있다.
제 1 디지털/아날로그 변환기(140)는 제 1 임피던스 조정 코드(PUCODE<0:N>)를 아날로그 전압 레벨로 변환하여 제 1 노드(NA)에 인가할 수 있다. 제 1 디지털/아날로그 변환기(140)는 복수의 피모스 트랜지스터들 및 저항을 포함할 수 있다. 복수의 피모스 트랜지스터들은 전원 전압(VDDQ) 단자와 저항의 일단 사이에 연결될 수 있다. 저항의 타단은 외부 저항 패드(ZQ)와 연결될 수 있다. 제 1 디지털/아날로그 변환기(140)는 데이터 출력 버퍼(300) 중에서 복수의 메인 풀업 드라이버(401)를 복제한 회로 구성을 가질 수 있다. 제 1 디지털/아날로그 변환기(140)는 외부 저항 패드(ZQ)를 통해 외부 저항(RZQ)과 연결될 수 있다.
제 2 비교기(150)는 임피던스 조정 명령(ZQC)에 따른 동작 제어 신호(CAL_OPER)의 활성화 구간 동안 제 1 기준 전압(VREF1)과 제 2 노드(NA)의 전압을 비교하여 그 비교 결과를 출력할 수 있다.
제 2 카운터(160)는 제 2 비교기(150)의 출력에 따라 업/다운 카운팅을 수행하여 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값을 조정할 수 있다. 제 2 카운터(160)는 카운팅 제어 신호(CNT_UPDN)에 따라 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값을 조정할 수 있다. 제 2 카운터(160)는 변경 타이밍 신호(OCC_CLK)에 따라 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값을 초기화시킬 수 있다.
제 2 디지털/아날로그 변환기(180)는 제 1 임피던스 조정 코드(PUCODE<0:N>)를 아날로그 전압 레벨로 변환하여 제 2 노드(NB)에 인가할 수 있다. 제 2 디지털/아날로그 변환기(180)는 복수의 피모스 트랜지스터들 및 저항을 포함할 수 있다. 복수의 피모스 트랜지스터들은 전원 전압(VDDQ) 단자와 저항의 일단 사이에 연결될 수 있다. 저항의 타단은 제 2 노드(NB)와 연결될 수 있다. 제 2 디지털/아날로그 변환기(180)는 데이터 출력 버퍼(300) 중에서 복수의 메인 풀업 드라이버(401)를 복제한 회로 구성을 가질 수 있다.
제 3 디지털/아날로그 변환기(190)는 제 2 임피던스 조정 코드(PDCODE<0:N>)를 아날로그 전압 레벨로 변환하여 제 2 노드(NB)에 인가할 수 있다. 제 3 디지털/아날로그 변환기(190)는 복수의 피모스 트랜지스터들 및 저항을 포함할 수 있다. 복수의 피모스 트랜지스터들은 전원 전압(VDDQ) 단자와 저항의 일단 사이에 연결될 수 있다. 저항의 타단은 제 2 노드(NB)와 연결될 수 있다. 제 3 디지털/아날로그 변환기(190)는 데이터 출력 버퍼(300) 중에서 복수의 메인 풀다운 드라이버(402)를 복제한 회로 구성을 가질 수 있다.
다중화기(104)는 제 1 임피던스 조정 코드(PUCODE<0:N>)에 따라 라이트 데이터(WDATA<0:N>) 중에서 하나를 선택하여 카운팅 제어 신호(CNT_UPDN)로서 출력할 수 있다.
조정 완료 검출 회로(105)는 카운팅 제어 신호(CNT_UPDN) 및 제 2 임피던스 조정 코드(PDCODE<0:N>)에 따라 제 1 코드 상태 신호(BB_HOLD), 제 2 코드 상태 신호(CODE_FULL) 및 변경 타이밍 신호(OCC_CLK)를 생성할 수 있다. 조정 완료 검출 회로(105)는 카운팅 제어 신호(CNT_UPDN)에 따라 제 1 코드 상태 신호(BB_HOLD)를 생성할 수 있다. 조정 완료 검출 회로(105)는 제 2 임피던스 조정 코드(PDCODE<0:N>)에 따라 제 2 코드 상태 신호(CODE_FULL)를 생성할 수 있다. 조정 완료 검출 회로(105)는 제 1 코드 상태 신호(BB_HOLD)와 제 2 코드 상태 신호(CODE_FULL)를 조합하여 변경 타이밍 신호(OCC_CLK)를 생성할 수 있다. 제 1 코드 상태 신호(BB_HOLD)는 오프셋 보정 동작에 의해 조정된 오프셋이 오차 범위 이내에서 '0'에 근접함에 따라 카운팅 제어 신호(CNT_UPDN)의 값이 '0(로직 로우 레벨)'과 '1(로직 하이 레벨)'을 정해진 횟수 이상 반복함을 검출함에 따라 활성화(예를 들어, 하이 레벨)될 수 있다. 제 2 코드 상태 신호(CODE_FULL)는 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값이 한계 값에 도달하였음을 검출하여 활성화될 수 있다. 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값이 한계 값에 도달하였다는 것은 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값이 최대 값이 되어 더 이상의 증가가 불가한 경우와 최소 값이 되어 더 이상의 감소가 불가능한 경우를 의미할 수 있다.
도 4는 도 3의 제어부(101)의 구성을 나타낸 도면이다.
도 4를 참조하면, 제어부(101)는 플립플롭(101-1) 및 제 1 내지 제 7 로직 게이트들(101-2 - 101-8)을 포함할 수 있다.
플립플롭(101-1)은 입력 단(D)에 전원 전압(VCC)을 입력 받으며, 리셋 단(RST)에 오프셋 보정 완료 신호(OCC_DONEB)를 입력 받고, 클럭 단(CK)의 입력에 따라 출력 단(Q)을 통해 오프셋 보정 인에이블 신호(OCC_EN)를 출력할 수 있다. 플립플롭(101-1)은 클럭 단(CK)으로 입력되는 신호의 라이징 엣지에 따라 전원 전압(VCC)의 레벨을 오프셋 보정 인에이블 신호(OCC_EN)로서 출력할 수 있다. 플립플롭(101-1)은 오프셋 보정 완료 신호(OCC_DONEB)에 따라 오프셋 보정 인에이블 신호(OCC_EN)의 값을 초기화시킬 수 있다. 제 1 및 제 2 로직 게이트(101-2, 101-3)는 임피던스 조정 명령(ZQC)과 모드 레지스터 설정 정보(CNF_OCC)를 논리합하여 플립플롭(101-1)의 클럭 단(CK)에 입력시킬 수 있다. 제 3 로직 게이트(101-4)는 제 2 임피던스 조정 코드(PDCODE<0:N>)의 각 비트를 부정 논리곱한 결과를 출력할 수 있다. 제 3 로직 게이트(101-4)는 제 2 임피던스 조정 코드(PDCODE<0:N>)의 모든 비트가 '1'인 경우 즉, 데이터 입/출력부(13)의 복수의 버퍼 유닛들(RX) 중에서 오프셋 보정을 수행할 마지막 버퍼 유닛이 선택된 경우 로우 레벨 신호를 출력할 수 있다. 제 4 로직 게이트(101-5)는 제 1 코드 상태 신호(BB_HOLD)와 제 2 코드 상태 신호(CODE_FULL)를 부정 논리합한 결과를 출력할 수 있다. 제 4 로직 게이트(101-5)는 제 1 코드 상태 신호(BB_HOLD)와 제 2 코드 상태 신호(CODE_FULL) 중에서 어느 하나라도 하이 레벨인 경우 즉, 해당 버퍼 유닛에 대한 오프셋 조정이 완료된 경우 로우 레벨 신호를 출력할 수 있다. 제 5 및 제 6 로직 게이트(101-6, 101-7)는 제 3 로직 게이트(101-4)의 출력과 제 4 로직 게이트(101-5)의 출력을 논리합한 결과를 오프셋 보정 완료 신호(OCC_DONEB)로서 출력할 수 있다. 제 5 및 제 6 로직 게이트(101-6, 101-7)는 데이터 입/출력부(13)의 복수의 버퍼 유닛들(RX) 모두에 대한 오프셋 보정 동작이 완료된 경우 오프셋 보정 완료 신호(OCC_DONEB)를 로우 레벨로 출력할 수 있다. 제 7 로직 게이트(101-8)는 오프셋 보정 인에이블 신호(OCC_EN)를 반전시켜 반전된 오프셋 보정 인에이블 신호(OCC_ENB)를 생성할 수 있다.
도 5는 도 3의 조정 완료 검출 회로(105)의 구성을 나타낸 도면이다.
도 5를 참조하면, 조정 완료 검출 회로(105)는 쉬프트 레지스터(105-1), 제 1 디코더(105-2), 제 2 디코더(105-3), 인버터 어레이(105-4), 제 3 디코더(105-5), 제 1 로직 게이트(105-6) 및 제 2 로직 게이트(105-7)를 포함할 수 있다.
쉬프트 레지스터(105-1)는 클럭 신호(CLK)에 따라 카운팅 제어 신호(CNT_UPDN)를 쉬프트시켜 복수의 비트를 갖는 신호로서 출력할 수 있다. 예를 들어, 쉬프트 레지스터(105-1)는 카운팅 제어 신호(CNT_UPDN)가 '01'을 N회 반복함과 '10'을 N회 반복함을 검출하기 위해 2*N 비트의 신호를 출력하도록 설계될 수 있다. 쉬프트 레지스터(105-1)의 출력 신호가 '01'을 N회 반복함과 '10'을 N회 반복한다는 것은 오프셋 보정 동작에 의해 조정된 오프셋이 오차 범위 이내에서 '0'에 근접함을 의미할 수 있다.
제 1 디코더(105-2)는 쉬프트 레지스터(105-1)의 출력 신호를 디코딩하여 제 1 코드 상태 신호(BB_HOLD)를 생성할 수 있다. 예를 들어, 쉬프트 레지스터(105-1)가 4 비트의 신호를 출력하도록 설계된 경우 제 1 디코더(105-2)는 쉬프트 레지스터(105-1)의 출력 신호가 '0101'인 경우와 '1010'인 경우 제 1 코드 상태 신호(BB_HOLD)를 하이 레벨로 출력할 수 있다.
제 2 디코더(105-3)는 제 2 임피던스 조정 코드(PDCODE<0:N>)를 디코딩하여 출력할 수 있다. 제 2 디코더(105-3)는 제 2 임피던스 조정 코드(PDCODE<0:N>)의 최대 값을 검출할 수 있다. 제 2 디코더(105-3)는 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값이 최대 값 즉, 모든 비트가 '1'인 경우 하이 레벨의 신호를 출력할 수 있다.
인버터 어레이(105-4)는 제 2 임피던스 조정 코드(PDCODE<0:N>)를 반전시켜 출력할 수 있다.
제 3 디코더(105-5)는 인버터 어레이(105-4)의 출력을 디코딩하여 출력할 수 있다. 제 3 디코더(105-5)는 제 2 임피던스 조정 코드(PDCODE<0:N>)의 최소 값을 검출할 수 있다. 제 3 디코더(105-5)는 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값이 최소 값 즉, 모든 비트가 '0'인 경우 하이 레벨 신호를 출력할 수 있다.
제 1 로직 게이트(105-6)는 제 2 디코더(105-3)의 출력과 제 3 디코더(105-5)의 출력을 논리합하고 논리합 결과를 제 2 코드 상태 신호(CODE_FULL)로서 출력할 수 있다.
제 2 로직 게이트(105-7)는 제 1 코드 상태 신호(BB_HOLD)와 제 2 코드 상태 신호(CODE_FULL)를 논리합한 결과를 변경 타이밍 신호(OCC_CLK)로서 출력할 수 있다.
도 6은 도 2의 데이터 입력 버퍼(200)의 구성을 나타낸 도면이다.
도 6을 참조하면, 데이터 입력 버퍼(200)는 복수의 버퍼 유닛들(201-0 - 201-N)을 포함할 수 있다.
복수의 버퍼 유닛들(201-0 - 201-N)은 복수의 데이터 입/출력 패드들(DQ<0:N>) 중에서 자신에 대응되는 데이터 입/출력 패드의 전압 레벨을 기준 전압(VREFQ)과 비교하여 라이트 데이터(WDATA<0:N>)를 생성할 수 있다. 예를 들어 제 1 버퍼 유닛(201-0)은 데이터 입/출력 패드(DQ<0>)의 전압 레벨을 기준 전압(VREFQ)과 비교하여 라이트 데이터(WDATA<0>)를 생성할 수 있다. 복수의 버퍼 유닛들(201-0 - 201-N)은 오프셋 보정 인에이블 신호(OCC_EN), 제 1 임피던스 조정 코드(PUCODE<0:N>) 및 제 2 임피던스 조정 코드(PDCODE<0:N>)를 공통 입력 받을 수 있다. 복수의 버퍼 유닛들(201-0 - 201-N)은 오프셋 보정 인에이블 신호(OCC_EN)에 응답하여 제 1 입력 단(+)과 제 2 입력 단(-) 사이의 오프셋을 검출하고 검출된 오프셋 정보를 라이트 데이터(WDATA<0:N>)로서 출력할 수 있다. 복수의 버퍼 유닛들(201-0 - 201-N)은 제 1 임피던스 조정 코드(PUCODE<0:N>) 및 제 2 임피던스 조정 코드(PDCODE<0:N>)에 따라 오프셋을 보정할 수 있다.
도 7은 도 6의 버퍼 유닛(201-0)의 구성을 나타낸 도면이다.
도 7을 참조하면, 버퍼 유닛(201-0)은 제 1 수신부(210), 연결부(220), 디코더(230), 제 2 수신부(240), 다중화기(250) 및 드라이버(260)를 포함할 수 있다.
제 1 수신부(210)는 데이터 입/출력 패드(DQ<0>)를 통해 입력된 데이터의 전압 레벨과 기준 전압(VREF)의 차이를 증폭하여 출력할 수 있다. 제 1 수신부(210)는 오프셋 조정 코드(CDAC<0:M>, CDACB<0:M>)에 따라 오프셋이 보정될 수 있다. 제 1 수신부(210)는 적어도 하나의 증폭 회로 예를 들어, 제 1 증폭 회로(211), 제 2 증폭 회로(212) 및 제 3 증폭 회로(213)를 포함할 수 있다. 제 1 증폭 회로(211), 제 2 증폭 회로(212) 및 제 3 증폭 회로(213) 중에서 적어도 하나 예를 들어, 제 1 증폭 회로(211)에 오프셋 조정 코드(CDAC<0:M>, CDACB<0:M>)가 입력될 수 있다. 오프셋 조정 코드(CDAC<0:M>, CDACB<0:M>)에 따라 제 1 증폭 회로(211)의 부하 저항 값을 조정함으로써 제 1 수신부(210)의 오프셋이 보정될 수 있다. 제 1 수신부(210)는 반도체 장치(10)의 동작 모드가 고속 모드일 경우 사용될 수 있다.
연결부(220)는 오프셋 조정 인에이블 신호(OCC_EN) 및 반전된 오프셋 조정 인에이블 신호(OCC_ENB)에 따라 제 1 증폭 회로(211)의 제 1 입력 단(+)과 제 2 입력 단(-)을 단락 시킬 수 있다. 연결부(220)는 오프셋 조정 인에이블 신호(OCC_EN) 및 반전된 오프셋 조정 인에이블 신호(OCC_ENB)에 따라 제 1 입력 단(+)과 제 2 입력 단(-)을 단락시키도록 구성된 트랜스미션 게이트를 포함할 수 있다. 연결부(220)가 제 1 증폭 회로(211)의 제 1 입력 단(+)과 제 2 입력 단(-)을 단락 시킴에 따라 제 3 증폭 회로(213)는 버퍼 유닛(201-0)의 오프셋에 해당하는 로직 레벨의 신호를 출력할 수 있다.
디코더(230)는 제 1 임피던스 조정 코드(PUCODE<0:N>)에 따라 제 2 임피던스 조정 코드(PDCODE<0:N>)를 래치하고 래치된 코드를 디코딩하여 오프셋 조정 코드(CDAC<0:M>, CDACB<0:M>)를 생성할 수 있다. 디코더(230)는 제 1 임피던스 조정 코드(PUCODE<0:N>)가 자신에 해당하는 값 예를 들어, '000'이면 제 2 임피던스 조정 코드(PDCODE<0:N>)를 래치하고 래치된 코드를 디코딩하여 오프셋 조정 코드(CDAC<0:M>, CDACB<0:M>)를 생성할 수 있다.
제 2 수신부(240)는 제 1 수신부(210)에 비해 상대적으로 저속 동작을 위한 구성으로서, 반도체 장치(10)의 동작 모드가 고속 모드에 비해 상대적으로 느린 동작 주파수로 동작하는 저속 모드일 경우에 사용될 수 있다. 제 2 수신부(240)는 인버터 체인(241) 및 레벨 쉬프터(242)를 포함할 수 있다. 레벨 쉬프터(242)는 인버터 체인(241)을 통해 출력된 외부 전원 전압(VCCQ) 레벨의 신호를 내부 전원 전압(VCCI) 레벨로 변환하여 출력할 수 있다.
다중화기(250)는 다중화 제어 신호(EN_VREF)에 따라 제 1 수신부(210)의 출력과 제 2 수신부(240)의 출력 중에서 하나를 선택하여 출력 신호(BUFOUT)를 생성할 수 있다. 다중화 제어 신호(EN_VREF)는 반도체 장치(10)의 동작 모드(고속 모드/저속 모드) 설정에 따라 다른 값(하이 레벨/로우 레벨)을 가질 수 있다. 다중화기(250)는 다중화 제어 신호(EN_VREF)가 하이 레벨인 경우 제 1 수신부(210)의 출력을 선택하여 출력하고, 다중화 제어 신호(EN_VREF)가 로우 레벨인 경우 제 2 수신부(240)의 출력을 선택하여 출력할 수 있다.
드라이버(260)는 다중화기(250)의 출력 신호(BUFOUT)를 드라이빙하여 라이트 데이터(WDATA<0>)를 생성할 수 있다.
도 8은 도 7의 제 1 증폭 회로(211) 및 제 2 증폭 회로(212)의 회로 구성을 나타낸 도면이다.
도 8을 참조하면, 제 1 증폭 회로(211)는 복수의 트랜지스터(301 - 305) 및 복수의 가변 부하(306, 307)를 포함할 수 있다.
제 1 트랜지스터(301)는 제 1 바이어스 전압(VB1)에 응답하여 내부 전원 전압(VCCI)에 따른 전류량을 조정하는 커런트 소스로 동작할 수 있다. 제 1 트랜지스터(301)의 소오스 단자에 내부 전원 전압(VCCI)이 인가되고, 게이트 단자에 제 1 바이어스 전압(VB1)이 입력될 수 있다. 제 1 트랜지스터(301)의 드레인 단자에 제 2 트랜지스터(302)의 소오스 단자 및 제 3 트랜지스터(303)의 소오스 단자가 연결될 수 있다. 제 2 트랜지스터(302) 및 제 3 트랜지스터(303)에 의해 차동 페어(203)가 구성될 수 있다. 제 2 트랜지스터(302)의 게이트 단자에 기준 전압(VREF)이 입력되고, 드레인 단자를 통해 제 1 출력 신호가 생성될 수 있다. 제 3 트랜지스터(303)의 게이트 단자에 데이터 입/출력 패드(DQ<0>)가 연결되고, 드레인 단자를 통해 제 1 출력 신호와 상보 관계인 제 2 출력 신호가 생성될 수 있다. 제 4 트랜지스터(304)의 드레인 단자에 제 2 트랜지스터(302)의 드레인 단자와 연결되고, 게이트 단자에 인에이블 신호(EN)가 입력될 수 있다. 제 1 가변 부하(306)의 일단이 제 4 트랜지스터(304)의 소오스 단자와 연결되고, 타단이 접지단과 될 수 있다. 제 1 가변 부하(306)는 복수의 트랜지스터들(311-0 - 311-M)을 포함할 수 있다. 복수의 트랜지스터들(311-0 - 311-M)은 각각의 소오스 단자가 제 4 트랜지스터(304)의 소오스 단자와 공통 연결되고, 각각의 드레인 단자가 접지단과 연결되며, 각각의 게이트 단자에 오프셋 조정 코드(CDAC<0:M>)가 한 비트씩 입력될 수 있다. 제 1 가변 부하(306)는 오프셋 조정 코드(CDAC<0:M>)에 따라 저항 값이 조정될 수 있다. 제 5 트랜지스터(305)의 드레인 단자에 제 3 트랜지스터(303)의 드레인 단자와 연결되고, 게이트 단자에 인에이블 신호(EN)가 입력될 수 있다. 제 2 가변 부하(307)의 일단이 제 5 트랜지스터(305)의 소오스 단자와 연결되고, 타단이 접지단과 될 수 있다. 제 2 가변 부하(307)는 제 1 가변 부하(306)와 동일하게 구성될 수 있으며, 오프셋 조정 코드(CDACB<0:M>)에 따라 저항 값이 조정될 수 있다. 제 1 증폭 회로(211)는 인에이블 신호(EN)의 활성화 구간(예를 들어, 하이 레벨 구간) 동안 기준 전압(VREF)에 따라 데이터 입/출력 패드(DQ<0>)를 통해 입력된 데이터를 증폭하여 출력할 수 있다. 제 1 증폭 회로(211)는 오프셋 조정 코드(CDAC<0:M>, CDACB<0:M>)에 따라 제 1 가변 부하(306) 및 제 2 가변 부하(307)의 저항 값을 조정함으로써 데이터 입력 버퍼(200)의 오프셋을 제거할 수 있다.
제 2 증폭 회로(212)는 제 1 증폭 회로(211)의 제 1 출력 신호와 제 2 출력 신호의 차이를 증폭하여 차동 출력 신호(OUT/OUTB)를 생성할 수 있다. 제 2 증폭 회로(212)는 제 1 증폭 회로(211)와 동일하게 구성될 수 있다. 제 2 증폭 회로(212)의 제 1 가변 부하 및 제 2 가변 부하는 오프셋 조정 코드(CDAC<0:M>, CDACB<0:M>)가 아닌 별도의 코드에 따라 각각의 저항 값이 설정될 수 있다. 제 1 가변 부하 및 제 2 가변 부하에 인가되는 코드는 모드 레지스터 셋 등에 의해 설정될 수 있다.
도 9는 본 발명의 실시예에 따른 임피던스 조정 회로(100)와 데이터 입력 버퍼(200)의 구성을 간략하게 나타낸 도면이다.
도 9를 참조하여, 본 발명의 실시예에 따른 데이터 입력 버퍼(200)의 오프셋 조정 동작을 설명하면 다음과 같다.
본 발명의 실시예에 따른 임피던스 조정 동작 시 제 1 임피던스 조정 코드(PUCODE<0:N>) 및 제 2 임피던스 조정 코드(PDCODE<0:N>)는 데이터 출력 버퍼(300)의 출력 임피던스 조정을 위해 사용될 수 있다. 본 발명의 실시예에 따른 오프셋 보정 동작 시 제 1 임피던스 조정 코드(PUCODE<0:N>)는 데이터 입력 버퍼(200)의 버퍼 유닛들(201-0 - 201-N)을 순차적으로 선택하기 위해 사용될 수 있고, 제 2 임피던스 조정 코드(PDCODE<0:N>)는 버퍼 유닛들(201-0 - 201-N) 각각의 오프셋 보정을 위해 사용될 수 있다.
임피던스 조정 명령(ZQC) 및 모드 레지스터 설정 정보(CNF_OCC)가 하이 레벨로 입력됨에 따라 제어부(105)가 오프셋 조정 인에이블 신호(OCC_EN)를 하이 레벨로 출력한다.
오프셋 조정 인에이블 신호(OCC_EN)가 하이 레벨로 출력됨에 따라 버퍼 유닛들(201-0 - 201-N)의 연결부(220)가 제 1 증폭 회로(211)의 제 1 입력 단(+)과 제 2 입력 단(-)을 단락 시키고, 제 3 증폭 회로(213)는 버퍼 유닛들(201-0 - 201-N) 각각의 오프셋에 해당하는 로직 레벨들을 라이트 데이터(WDATA<0:N>)로서 출력할 수 있다.
오프셋 조정 인에이블 신호(OCC_EN)가 하이 레벨로 출력됨에 따라 제 1 카운터(120)가 제 1 임피던스 조정 코드(PUCODE<0:N>)를 초기화시키고, 다중화기(104)가 초기화된 제 1 임피던스 조정 코드(PUCODE<0:N>)에 따라 라이트 데이터(WDATA<0:N>) 중에서 WDATA<0>를 카운팅 제어 신호(CNT_UPDN)로서 출력함으로써 버퍼 유닛들(201-0 - 201-N) 중에서 어느 하나 예를 들어, 버퍼 유닛(201-0)에 대한 오프셋 보정 동작을 개시할 수 있다.
제 2 카운터(160)가 카운팅 제어 신호(CNT_UPDN)에 따라 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값을 증가 또는 감소시킬 수 있다. 제 2 카운터(160)는 카운팅 제어 신호(CNT_UPDN)가 하이 레벨인 경우 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값을 증가시키고, 카운팅 제어 신호(CNT_UPDN)가 로우 레벨인 경우 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값을 감소시킬 수 있다.
버퍼 유닛들(201-0 - 201-N) 중에서 초기화된 제 1 임피던스 조정 코드(PUCODE<0:N>)의 값에 대응되는 버퍼 유닛(201-0)의 디코더(230)가 제 2 임피던스 조정 코드(PDCODE<0:N>)를 래치 및 디코딩하여 오프셋 조정 코드(CDAC<0:M>, CDACB<0:M>)의 값을 조정할 수 있다. 오프셋 조정 코드(CDAC<0:M>, CDACB<0:M>)에 따라 제 1 증폭 회로(211)의 저항 값이 조정될 수 있다.
오프셋 조정 코드(CDAC<0:M>, CDACB<0:M>)의 값을 조정하여 제 1 증폭 회로(211)의 저항 값을 조정하는 동작을 반복함에 따라 버퍼 유닛(201-0)의 오프셋이 오차 범위 이내로 보정되는 경우 제 2 임피던스 조정 코드(PDCODE<0:N>)의 최하위 비트의 값이 '0'과 '1'을 반복하게 되고, 조정 완료 검출 회로(105)가 제 2 임피던스 조정 코드(PDCODE<0:N>)의 최하위 비트의 값이 '0'과 '1'을 정해진 횟수만큼 반복함을 검출하여 제 1 코드 상태 신호(BB_HOLD)를 하이 레벨로 출력함으로써 버퍼 유닛(201-0)에 대한 오프셋 보정 동작을 완료할 수 있다. 또한 조정 완료 검출 회로(105)는 제 2 임피던스 조정 코드(PDCODE<0:N>)의 값이 최대값이 되거나 최소값이 되면 제 2 코드 상태 신호(CODE_FULL)를 하이 레벨로 출력함으로써 버퍼 유닛(201-0)에 대한 오프셋 보정 동작을 완료할 수 있다. 조정 완료 검출 회로(105)는 제 1 코드 상태 신호(BB_HOLD)와 제 2 코드 상태 신호(CODE_FULL) 중에서 어느 하나라도 하이 레벨이면 변경 타이밍 신호(OCC_CLK)를 하이 레벨로 생성할 수 있다.
변경 타이밍 신호(OCC_CLK)가 하이 레벨이 됨에 따라 제 1 카운터(120)가 제 1 임피던스 조정 코드(PUCODE<0:N>)의 값을 증가시킬 수 있다. 제 1 임피던스 조정 코드(PUCODE<0:N>)의 값이 증가됨에 따라 다중화기(104)가 라이트 데이터(WDATA<0:N>) 중에서 WDATA<1>을 카운팅 제어 신호(CNT_UPDN)로서 출력함으로써 다음 순번의 버퍼 유닛(201-1)에 대한 오프셋 보정 동작을 개시되고, 제 1 코드 상태 신호(BB_HOLD) 또는 제 2 코드 상태 신호(CODE_FULL)가 하이 레벨이 됨에 따라 버퍼 유닛(201-1)에 대한 오프셋 보정 동작이 완료될 수 있다.
변경 타이밍 신호(OCC_CLK)가 하이 레벨로 생성될 때 마다 제 1 임피던스 조정 코드(PUCODE<0:N>)의 값을 증가시킴으로써 나머지 버퍼 유닛들(201-2 - 201-N)에 대한 오프셋 보정 동작을 순차적으로 수행할 수 있다. 마지막 버퍼 유닛(201-N)에 대한 오프셋 보정 동작이 완료된 경우 제 1 임피던스 조정 코드(PUCODE<0:N>)의 값은 최대 값이고 제 1 코드 상태 신호(BB_HOLD)와 제 2 코드 상태 신호(CODE_FULL) 중에서 하나는 하이 레벨이므로 제어부(105)는 오프셋 조정 인에이블 신호(OCC_EN)를 로우 레벨로 생성함으로써 버퍼 유닛들(201-0 - 201-N) 모두에 대한 오프셋 보정 동작을 완료할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 제 1 임피던스 조정 코드 및 제 2 임피던스 조정 코드를 수신하는 복수의 버퍼 유닛들을 포함하고,
    상기 복수의 버퍼 유닛들은 각각의 제 1 입력 단과 제 2 입력 단을 단락시킨 상태에서 검출한 오프셋을 라이트 데이터로서 출력하고,
    상기 복수의 버퍼 유닛들 중에서 상기 제 1 임피던스 조정 코드의 현재 값에 해당하는 버퍼 유닛이 상기 제 2 임피던스 조정 코드에 따라 상기 오프셋을 보정하도록 구성되는 데이터 입력 버퍼.
  2. 제 1 항에 있어서,
    상기 복수의 버퍼 유닛들 각각은
    상기 제 1 입력 단과 상기 제 2 입력 단의 전압 레벨 차이를 증폭하여 출력하며, 오프셋 조정 코드에 따라 상기 오프셋을 보정하도록 구성된 제 1 수신부,
    오프셋 조정 인에이블 신호에 따라 상기 제 1 입력 단과 상기 제 2 입력 단을 단락시키도록 구성된 연결부, 및
    상기 제 1 임피던스 조정 코드에 따라 상기 제 2 임피던스 조정 코드를 래치하고 래치된 코드를 디코딩하여 상기 오프셋 조정 코드를 생성하도록 구성된 디코더를 포함하는 데이터 입력 버퍼.
  3. 제 2 항에 있어서,
    상기 제 1 수신부는
    제 1 증폭 회로 및 제 2 증폭 회로를 포함하며,
    상기 제 1 증폭 회로 및 상기 제 2 증폭 회로 중에서 어느 하나가 상기 오프셋 조정 코드에 따라 상기 오프셋을 보정하도록 구성되는 데이터 입력 버퍼.
  4. 제 2 항에 있어서,
    상기 제 1 수신부에 비해 상대적으로 저속 동작을 하도록 구성된 제 2 수신부, 및
    다중화 제어 신호에 따라 상기 제 1 수신부의 출력과 상기 제 2 수신부의 출력 중에서 하나를 선택하여 출력 신호를 생성하도록 구성된 다중화기를 더 포함하는 데이터 입력 버퍼.
  5. 임피던스 조정 명령 및 모드 레지스터 설정 정보에 응답하여 라이트 데이터에 따라 임피던스 조정 코드의 값을 조정하는 오프셋 보정 동작을 수행하도록 구성된 임피던스 조정 회로; 및
    오프셋을 검출하고 검출된 오프셋 정보를 상기 라이트 데이터로서 출력하고, 상기 임피던스 조정 코드에 따라 상기 오프셋을 보정하도록 구성된 데이터 입력 버퍼를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 임피던스 조정 회로는
    상기 임피던스 조정 명령에 응답하여 외부 저항의 임피던스를 기준으로 상기 임피던스 조정 코드의 값을 조정하는 임피던스 조정 동작을 수행하도록 구성되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 임피던스 조정 코드에 따라 조정된 출력 임피던스로 리드 데이터를 구동하여 데이터 입/출력부를 통해 출력하도록 구성된 데이터 출력 버퍼를 더 포함하는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 임피던스 조정 회로는
    상기 임피던스 조정 명령 및 상기 모드 레지스터 설정 정보, 제 1 임피던스 조정 코드, 제 1 코드 상태 신호 및 제 2 코드 상태 신호에 응답하여 오프셋 보정 인에이블 신호를 생성하도록 구성된 제어부,
    변경 타이밍 신호에 따라 상기 제 1 임피던스 조정 코드의 값을 조정하도록 구성된 제 1 카운터,
    카운팅 제어 신호에 따라 상기 제 2 임피던스 조정 코드의 값을 조정하도록 구성된 제 2 카운터,
    상기 제 1 임피던스 조정 코드에 따라 상기 라이트 데이터 중에서 하나를 선택하여 상기 카운팅 제어 신호로서 출력하도록 구성된 다중화기, 및
    상기 카운팅 제어 신호 및 상기 제 2 임피던스 조정 코드에 따라 상기 제 1 코드 상태 신호, 상기 제 2 코드 상태 신호 및 상기 변경 타이밍 신호를 생성하도록 구성된 조정 완료 검출 회로를 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제어부는
    클럭 단의 입력에 따라 출력 단을 통해 오프셋 보정 인에이블 신호를 출력하고, 오프셋 보정 완료 신호에 따라 상기 출력 단을 초기화시키도록 구성된 플립플롭,
    상기 임피던스 조정 명령과 상기 모드 레지스터 설정 정보를 논리 조합하여 상기 플립플롭의 클럭 단에 입력시키도록 구성된 제 1 및 제 2 로직 게이트,
    상기 제 2 임피던스 조정 코드의 각 비트를 논리 조합한 결과를 출력하도록 구성된 제 3 로직 게이트,
    상기 제 1 코드 상태 신호와 상기 제 2 코드 상태 신호를 논리 조합한 결과를 출력하도록 구성된 제 4 로직 게이트, 및
    상기 제 3 로직 게이트의 출력과 상기 제 4 로직 게이트의 출력을 논리 조합한 결과를 상기 오프셋 보정 완료 신호로서 출력하도록 구성된 제 5 및 제 6 로직 게이트를 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 조정 완료 검출 회로는
    클럭 신호에 따라 상기 카운팅 제어 신호를 쉬프트시켜 복수의 비트를 갖는 신호로서 출력하도록 구성된 쉬프트 레지스터,
    상기 쉬프트 레지스터의 출력 신호를 디코딩하여 상기 제 1 코드 상태 신호를 생성하도록 구성된 제 1 디코더,
    상기 제 2 임피던스 조정 코드를 디코딩하여 출력하도록 구성된 제 2 디코더,
    상기 제 2 임피던스 조정 코드를 반전시켜 출력하도록 구성된 인버터 어레이,
    상기 인버터 어레이의 출력을 디코딩하여 출력하도록 구성된 제 3 디코더,
    상기 제 2 디코더의 출력과 상기 제 3 디코더의 출력을 논리 조합한 결과를 상기 제 2 코드 상태 신호로서 출력하도록 구성된 제 1 로직 게이트, 및
    상기 제 1 코드 상태 신호와 상기 제 2 코드 상태 신호를 논리 조합한 결과를 상기 변경 타이밍 신호로서 출력하도록 구성된 제 2 로직 게이트를 포함하는 반도체 장치.
  11. 제 6 항에 있어서,
    상기 제어부는
    상기 모드 레지스터 설정 정보가 제 1 로직 레벨로 설정되어 있으며, 상기 임피던스 조정 명령에 따라 상기 임피던스 조정 회로가 상기 오프셋 보정 동작과 상기 임피던스 조정 동작을 순차적으로 수행하도록 제어하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제어부는
    상기 모드 레지스터 설정 정보가 제 2 로직 레벨로 설정되어 있으며, 상기 임피던스 조정 명령에 따라 상기 임피던스 조정 회로가 상기 임피던스 조정 동작 만을 수행하도록 제어하는 반도체 장치.
  13. 제 5 항에 있어서,
    상기 데이터 입력 버퍼는
    제 1 임피던스 조정 코드 및 제 2 임피던스 조정 코드를 포함하는 상기 임피던스 조정 코드를 수신하는 복수의 버퍼 유닛들을 포함하고,
    상기 복수의 버퍼 유닛들은 각각의 제 1 입력 단과 제 2 입력 단을 단락시킨 상태에서 검출한 오프셋을 상기 라이트 데이터로서 출력하고,
    상기 복수의 버퍼 유닛들 중에서 상기 제 1 임피던스 조정 코드의 현재 값에 해당하는 버퍼 유닛이 상기 제 2 임피던스 조정 코드에 따라 상기 오프셋을 보정하도록 구성되는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 복수의 버퍼 유닛들 각각은
    상기 제 1 입력 단과 상기 제 2 입력 단의 전압 레벨 차이를 증폭하여 출력하며, 오프셋 조정 코드에 따라 상기 오프셋을 보정하도록 구성된 제 1 수신부,
    오프셋 조정 인에이블 신호에 따라 상기 제 1 입력 단과 상기 제 2 입력 단을 단락시키도록 구성된 연결부, 및
    상기 제 1 임피던스 조정 코드에 따라 상기 제 2 임피던스 조정 코드를 래치하고 래치된 코드를 디코딩하여 상기 오프셋 조정 코드를 생성하도록 구성된 디코더를 포함하는 반도체 장치.
  15. 제 1 임피던스 조정 코드 및 제 2 임피던스 조정 코드를 수신하는 복수의 버퍼 유닛들을 포함하고, 상기 복수의 버퍼 유닛들은 각각의 제 1 입력 단과 제 2 입력 단을 단락시킨 상태에서 검출한 오프셋을 라이트 데이터로서 출력하고, 상기 복수의 버퍼 유닛들 중에서 상기 제 1 임피던스 조정 코드의 현재 값에 해당하는 버퍼 유닛이 상기 제 2 임피던스 조정 코드에 따라 상기 오프셋을 보정하도록 구성되는 데이터 입력 버퍼;
    상기 제 1 임피던스 조정 코드 및 상기 제 2 임피던스 조정 코드에 따라 조정된 출력 임피던스로 리드 데이터를 구동하여 데이터 입/출력부를 통해 출력하도록 구성된 데이터 출력 버퍼; 및
    임피던스 조정 명령에 응답하여 외부 저항의 임피던스를 기준으로 상기 데이터 출력 버퍼의 출력 임피던스를 조정하기 위해 상기 제 1 임피던스 조정 코드 및 상기 제 2 임피던스 조정 코드 중에서 적어도 하나의 값을 조정하는 임피던스 조정 동작을 수행하고, 모드 레지스터 설정 정보 및 상기 임피던스 조정 명령에 응답하여 상기 라이트 데이터에 따라 상기 데이터 입력 버퍼의 오프셋을 보정하기 위해 상기 제 1 임피던스 조정 코드 및 상기 제 2 임피던스 조정 코드 중에서 적어도 하나의 값을 조정하는 오프셋 보정 동작을 수행하도록 구성된 임피던스 조정 회로를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 임피던스 조정 회로는
    상기 모드 레지스터 설정 정보가 제 1 로직 레벨로 설정되어 있으며, 상기 임피던스 조정 명령에 따라 상기 오프셋 보정 동작과 상기 임피던스 조정 동작을 순차적으로 수행하고, 상기 모드 레지스터 설정 정보가 제 2 로직 레벨로 설정되어 있으며, 상기 임피던스 조정 명령에 따라 상기 임피던스 조정 동작 만을 수행하도록 구성되는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 복수의 버퍼 유닛들 각각은
    상기 제 1 입력 단과 상기 제 2 입력 단의 전압 레벨 차이를 증폭하여 출력하며, 오프셋 조정 코드에 따라 상기 오프셋을 보정하도록 구성된 제 1 수신부,
    오프셋 조정 인에이블 신호에 따라 상기 제 1 입력 단과 상기 제 2 입력 단을 단락시키도록 구성된 연결부, 및
    상기 제 1 임피던스 조정 코드에 따라 상기 제 2 임피던스 조정 코드를 래치하고 래치된 코드를 디코딩하여 상기 오프셋 조정 코드를 생성하도록 구성된 디코더를 포함하는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 임피던스 조정 회로는
    상기 임피던스 조정 명령 및 상기 모드 레지스터 설정 정보, 상기 제 1 임피던스 조정 코드, 제 1 코드 상태 신호 및 제 2 코드 상태 신호에 응답하여 오프셋 보정 인에이블 신호를 생성하도록 구성된 제어부,
    변경 타이밍 신호에 따라 상기 제 1 임피던스 조정 코드의 값을 조정하도록 구성된 제 1 카운터,
    카운팅 제어 신호에 따라 상기 제 2 임피던스 조정 코드의 값을 조정하도록 구성된 제 2 카운터,
    상기 제 1 임피던스 조정 코드에 따라 상기 라이트 데이터 중에서 하나를 선택하여 상기 카운팅 제어 신호로서 출력하도록 구성된 다중화기, 및
    상기 카운팅 제어 신호 및 상기 제 2 임피던스 조정 코드에 따라 상기 제 1 코드 상태 신호, 상기 제 2 코드 상태 신호 및 상기 변경 타이밍 신호를 생성하도록 구성된 조정 완료 검출 회로를 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제어부는
    클럭 단의 입력에 따라 출력 단을 통해 상기 오프셋 보정 인에이블 신호를 출력하고, 오프셋 보정 완료 신호에 따라 상기 출력 단을 초기화시키도록 구성된 플립플롭,
    상기 임피던스 조정 명령과 상기 모드 레지스터 설정 정보를 논리 조합하여 상기 플립플롭의 클럭 단에 입력시키도록 구성된 제 1 및 제 2 로직 게이트,
    상기 제 2 임피던스 조정 코드의 각 비트를 논리 조합한 결과를 출력하도록 구성된 제 3 로직 게이트,
    상기 제 1 코드 상태 신호와 상기 제 2 코드 상태 신호를 논리 조합한 결과를 출력하도록 구성된 제 4 로직 게이트, 및
    상기 제 3 로직 게이트의 출력과 상기 제 4 로직 게이트의 출력을 논리 조합한 결과를 상기 오프셋 보정 완료 신호로서 출력하도록 구성된 제 5 및 제 6 로직 게이트를 포함하는 반도체 장치.
  20. 제 18 항에 있어서,
    상기 조정 완료 검출 회로는
    클럭 신호에 따라 상기 카운팅 제어 신호를 쉬프트시켜 복수의 비트를 갖는 신호로서 출력하도록 구성된 쉬프트 레지스터,
    상기 쉬프트 레지스터의 출력 신호를 디코딩하여 상기 제 1 코드 상태 신호를 생성하도록 구성된 제 1 디코더,
    상기 제 2 임피던스 조정 코드를 디코딩하여 출력하도록 구성된 제 2 디코더,
    상기 제 2 임피던스 조정 코드를 반전시켜 출력하도록 구성된 인버터 어레이,
    상기 인버터 어레이의 출력을 디코딩하여 출력하도록 구성된 제 3 디코더,
    상기 제 2 디코더의 출력과 상기 제 3 디코더의 출력을 논리 조합한 결과를 상기 제 2 코드 상태 신호로서 출력하도록 구성된 제 1 로직 게이트, 및
    상기 제 1 코드 상태 신호와 상기 제 2 코드 상태 신호를 논리 조합한 결과를 상기 변경 타이밍 신호로서 출력하도록 구성된 제 2 로직 게이트를 포함하는 반도체 장치.
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