JPH11274860A - プッシュプル増幅回路 - Google Patents
プッシュプル増幅回路Info
- Publication number
- JPH11274860A JPH11274860A JP7607698A JP7607698A JPH11274860A JP H11274860 A JPH11274860 A JP H11274860A JP 7607698 A JP7607698 A JP 7607698A JP 7607698 A JP7607698 A JP 7607698A JP H11274860 A JPH11274860 A JP H11274860A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- output
- transistor
- nmosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】消費電流が大きくならないようにして高効率と
すること。 【解決手段】入力信号を差動増幅出力する差動増幅部１
０と駆動部２０と相補的動作を行う出力部３０とを備え
る。反転部２１は、ＰＭＯＳＦＥＴＱ１と、ダイオード
接続されたＮＭＯＳＦＥＴＱ２と、ＮＭＯＳＦＥＴＱ３
とが直列接続され、Ｑ１のゲート端子がＱ９のドレイン
端子に接続されると共に、ＮＭＯＳＦＥＴＱ２およびＱ
３のゲート端子が接続される。また、演算部２２は、電
流源６と、ＮＭＯＳＦＥＴＱ５と、ＮＭＯＳＦＥＴＱ４
とが直列接続されていて、ＭＯＳＦＥＴＱ４のゲート端
子とＮＭＯＳＦＥＴＱ５のドレイン端子とが接続され
る。
すること。 【解決手段】入力信号を差動増幅出力する差動増幅部１
０と駆動部２０と相補的動作を行う出力部３０とを備え
る。反転部２１は、ＰＭＯＳＦＥＴＱ１と、ダイオード
接続されたＮＭＯＳＦＥＴＱ２と、ＮＭＯＳＦＥＴＱ３
とが直列接続され、Ｑ１のゲート端子がＱ９のドレイン
端子に接続されると共に、ＮＭＯＳＦＥＴＱ２およびＱ
３のゲート端子が接続される。また、演算部２２は、電
流源６と、ＮＭＯＳＦＥＴＱ５と、ＮＭＯＳＦＥＴＱ４
とが直列接続されていて、ＭＯＳＦＥＴＱ４のゲート端
子とＮＭＯＳＦＥＴＱ５のドレイン端子とが接続され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、プッシュプル回路
を用いて増幅動作を行うプッシュプル増幅回路に係わ
り、特に、低消費電力で高ドライブ能力を備える等の利
点を有するプッシュプル増幅回路に関する。
を用いて増幅動作を行うプッシュプル増幅回路に係わ
り、特に、低消費電力で高ドライブ能力を備える等の利
点を有するプッシュプル増幅回路に関する。
【０００２】
【従来の技術】従来のこの種の回路としては、例えば、
特開昭６３−１５３９０３号公報記載の増幅回路が提案
されていた。この増幅回路は、入力信号を電圧増幅段に
よって増幅したものと基準電圧発生回路が発生する基準
電圧との減算電圧を求め、この求めた減算電圧を電圧電
流変換回路および電流電圧変換回路によってレベル変換
し、さらに、このレベル変換した信号をコンプリメンタ
リ接続された出力トランジスタの一方の駆動制御信号と
して、ＡＢ級の増幅動作を行わせるものであった。
特開昭６３−１５３９０３号公報記載の増幅回路が提案
されていた。この増幅回路は、入力信号を電圧増幅段に
よって増幅したものと基準電圧発生回路が発生する基準
電圧との減算電圧を求め、この求めた減算電圧を電圧電
流変換回路および電流電圧変換回路によってレベル変換
し、さらに、このレベル変換した信号をコンプリメンタ
リ接続された出力トランジスタの一方の駆動制御信号と
して、ＡＢ級の増幅動作を行わせるものであった。
【０００３】
【発明が解決しようとする課題】ところで、高能率のＡ
Ｂ級増幅動作を行わせるためには、出力トランジスタを
駆動制御する信号のゲインを大きく設定すればよく、こ
のためには演算増幅器を用いてゲインを大きくする回路
構成が考えられる。
Ｂ級増幅動作を行わせるためには、出力トランジスタを
駆動制御する信号のゲインを大きく設定すればよく、こ
のためには演算増幅器を用いてゲインを大きくする回路
構成が考えられる。
【０００４】しかしながら、演算増幅器にはオフセット
が存在するため直流電圧バイアス点が変動しやすくなっ
てしまい、回路に電圧供給する電源間に流れるバイアス
電流が大きくなってしまう可能性があり、その結果、演
算増幅器の消費電流が大きくなってしまうという問題が
あった。
が存在するため直流電圧バイアス点が変動しやすくなっ
てしまい、回路に電圧供給する電源間に流れるバイアス
電流が大きくなってしまう可能性があり、その結果、演
算増幅器の消費電流が大きくなってしまうという問題が
あった。
【０００５】したがって、演算増幅器の消費電流の上限
が定められている場合には、消費電流の設定値が少な目
になるように回路設計を行う必要があり、回路設計の際
の繁雑さを招くと共に、電源利用効率が高くならないと
いう問題もあった。
が定められている場合には、消費電流の設定値が少な目
になるように回路設計を行う必要があり、回路設計の際
の繁雑さを招くと共に、電源利用効率が高くならないと
いう問題もあった。
【０００６】本発明は、このような従来の課題を解決す
るために創作されたもので、その目的は、演算増幅器を
用いず、即ち、消費電流が大きくならないようにした高
効率のプッシュプル増幅器を提供する点にある。
るために創作されたもので、その目的は、演算増幅器を
用いず、即ち、消費電流が大きくならないようにした高
効率のプッシュプル増幅器を提供する点にある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明によれば、与えられる入力信号
を相補的に増幅可能な回路であって、前記入力信号を増
幅する増幅回路と、相補的動作を行うようにトランジス
タ対を接続したプッシュプル回路と、前記トランジスタ
対のうちの一方のトランジスタを駆動制御する駆動回路
と、を備え、前記トランジスタ対のうちの他方のトラン
ジスタが前記増幅回路の出力で駆動制御されるように構
成され、さらに、前記駆動回路は、前記増幅回路の出力
が所定電圧値以下の場合には略一定のゲインとなると共
に、前記増幅回路の出力が前記所定電圧値以下の場合に
はゲインが大となることを特徴とするプッシュプル増幅
回路が提供される。
に、請求項１に係る発明によれば、与えられる入力信号
を相補的に増幅可能な回路であって、前記入力信号を増
幅する増幅回路と、相補的動作を行うようにトランジス
タ対を接続したプッシュプル回路と、前記トランジスタ
対のうちの一方のトランジスタを駆動制御する駆動回路
と、を備え、前記トランジスタ対のうちの他方のトラン
ジスタが前記増幅回路の出力で駆動制御されるように構
成され、さらに、前記駆動回路は、前記増幅回路の出力
が所定電圧値以下の場合には略一定のゲインとなると共
に、前記増幅回路の出力が前記所定電圧値以下の場合に
はゲインが大となることを特徴とするプッシュプル増幅
回路が提供される。
【０００８】この発明によれば、駆動回路は、増幅回路
の出力が所定電圧値以下の場合には略一定のゲインにな
ると共に、増幅回路の出力が前記所定電圧値以下の場合
にはゲインが大となるので、プッシュプル回路からの出
力電圧振幅を大きくすることができる。
の出力が所定電圧値以下の場合には略一定のゲインにな
ると共に、増幅回路の出力が前記所定電圧値以下の場合
にはゲインが大となるので、プッシュプル回路からの出
力電圧振幅を大きくすることができる。
【０００９】また、請求項２に係る発明は、請求項１に
おいて、前記駆動回路は、前記増幅回路から出力される
電圧を、電圧値として反対方向にシフト出力する反転回
路と、この反転回路から出力される電圧値と反比例関係
にある大きさの電圧を生成する演算回路とを含んでなる
ことを特徴とする。
おいて、前記駆動回路は、前記増幅回路から出力される
電圧を、電圧値として反対方向にシフト出力する反転回
路と、この反転回路から出力される電圧値と反比例関係
にある大きさの電圧を生成する演算回路とを含んでなる
ことを特徴とする。
【００１０】この発明によれば、反転回路が、増幅回路
から出力される電圧を反対方向（出力電圧が上昇すれば
下降、下降すれば上昇する方向）にシフトして、演算回
路が、この反転回路から出力される電圧値と反比例関係
にある大きさの電圧を生成するので、駆動回路全体の動
作は、増幅回路の出力が所定電圧値以下の場合には略一
定のゲインとなると共に、増幅回路の出力が所定電圧値
以下の場合にはゲインが大となる。
から出力される電圧を反対方向（出力電圧が上昇すれば
下降、下降すれば上昇する方向）にシフトして、演算回
路が、この反転回路から出力される電圧値と反比例関係
にある大きさの電圧を生成するので、駆動回路全体の動
作は、増幅回路の出力が所定電圧値以下の場合には略一
定のゲインとなると共に、増幅回路の出力が所定電圧値
以下の場合にはゲインが大となる。
【００１１】さらに、請求項３に係る発明は、請求項２
において、前記演算回路は、電流源と、この電流源に自
身のドレイン端子が接続される第１のＭＯＳトランジス
タと、この第１のＭＯＳトランジスタのソース端子に自
身のドレインが接続される第２のＭＯＳトランジスタと
を含み、前記第１のＭＯＳトランジスタのゲート端子が
前記反転回路の出力信号を供給可能に接続されると共
に、前記第２のＭＯＳトランジスタのゲート端子が前記
第１のＭＯＳトランジスタのドレイン端子に接続され、
前記第２のＭＯＳトランジスタのゲート端子の出力電圧
が、前記トランジスタ対の一方のトランジスタの駆動電
圧であることを特徴とする。
において、前記演算回路は、電流源と、この電流源に自
身のドレイン端子が接続される第１のＭＯＳトランジス
タと、この第１のＭＯＳトランジスタのソース端子に自
身のドレインが接続される第２のＭＯＳトランジスタと
を含み、前記第１のＭＯＳトランジスタのゲート端子が
前記反転回路の出力信号を供給可能に接続されると共
に、前記第２のＭＯＳトランジスタのゲート端子が前記
第１のＭＯＳトランジスタのドレイン端子に接続され、
前記第２のＭＯＳトランジスタのゲート端子の出力電圧
が、前記トランジスタ対の一方のトランジスタの駆動電
圧であることを特徴とする。
【００１２】この発明によれば、電流源から供給される
定電流が第１のＭＯＳトランジスタのドレイン端子と第
２のＭＯＳトランジスタのゲート端子に供給され、第１
のトランジスタの印加電圧の上昇・下降に応じて、第１
のトランジスタに流れる電流が増加、減少し、また、第
２のＭＯＳトランジスタに流れる電流は逆に、減少、増
加するので、第１のＭＯＳトランジスタのゲート端子に
印加される電圧の大きさと反比例の関係にある大きさの
電圧を出力する。
定電流が第１のＭＯＳトランジスタのドレイン端子と第
２のＭＯＳトランジスタのゲート端子に供給され、第１
のトランジスタの印加電圧の上昇・下降に応じて、第１
のトランジスタに流れる電流が増加、減少し、また、第
２のＭＯＳトランジスタに流れる電流は逆に、減少、増
加するので、第１のＭＯＳトランジスタのゲート端子に
印加される電圧の大きさと反比例の関係にある大きさの
電圧を出力する。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は、本発明の実施の形態に
係るプッシュプル増幅回路の構成図である。図１に示す
ようにこのこプッシュプル増幅回路は、電源電圧ＶＤＤ
が供給される電源ライン１と電位が接地電圧ＶＤＤとな
っている接地ライン２との間に、差動増幅部１０と駆動
部２０と出力部３０とが設けられて構成されていて、さ
らに、駆動部２０は反転部２１と演算部２２とを有して
いる。
を参照しつつ説明する。図１は、本発明の実施の形態に
係るプッシュプル増幅回路の構成図である。図１に示す
ようにこのこプッシュプル増幅回路は、電源電圧ＶＤＤ
が供給される電源ライン１と電位が接地電圧ＶＤＤとな
っている接地ライン２との間に、差動増幅部１０と駆動
部２０と出力部３０とが設けられて構成されていて、さ
らに、駆動部２０は反転部２１と演算部２２とを有して
いる。
【００１４】差動増幅部１０は、ソース端子が電源ライ
ンに接続されると共に、互いのゲート電位が共通となる
ようにカレントミラー接続されるＰＭＯＳＦＥＴＱ８、
Ｑ９と、このＰＭＯＳＦＥＴＱ８、Ｑ９の夫々のドレイ
ン端子に、夫々のドレイン端子が接続されると共に、夫
々のゲート端子が入力端子３ａ、３ｂに接続されている
ＮＭＯＳＦＥＴＱ１０、Ｑ１１と、このＮＭＯＳＦＥＴ
Ｑ１０およびＱ１１の両ソース端子と接地ライン２との
間に接続される電流源５とを有していて、入力端子３
ａ、３ｂ間に与えられる入力信号を差動増幅したものを
出力する。
ンに接続されると共に、互いのゲート電位が共通となる
ようにカレントミラー接続されるＰＭＯＳＦＥＴＱ８、
Ｑ９と、このＰＭＯＳＦＥＴＱ８、Ｑ９の夫々のドレイ
ン端子に、夫々のドレイン端子が接続されると共に、夫
々のゲート端子が入力端子３ａ、３ｂに接続されている
ＮＭＯＳＦＥＴＱ１０、Ｑ１１と、このＮＭＯＳＦＥＴ
Ｑ１０およびＱ１１の両ソース端子と接地ライン２との
間に接続される電流源５とを有していて、入力端子３
ａ、３ｂ間に与えられる入力信号を差動増幅したものを
出力する。
【００１５】出力部３０は、電源ライン１にソース端子
が接続されるＰＭＯＳＦＥＴＱ７と接地ライン２にソー
ス端子が接続されるＰＭＯＳＦＥＴＱ６とが直列接続さ
れて構成されていて、ＰＭＯＳＦＥＴＱ７のゲート端子
がＰＭＯＳＦＥＴＱ９のドレイン端子に接続されて差動
増幅部１０の出力電圧でＰＭＯＳＦＥＴＱ９が駆動制御
されるようになっていると共に、ＰＭＯＳＦＥＴＱ６の
ゲート端子がＮＭＯＳＦＥＴＱ４のゲート端子に接続さ
れて演算部２２の出力電圧でＰＭＯＳＦＥＴＱ６が駆動
制御されるようになっている。
が接続されるＰＭＯＳＦＥＴＱ７と接地ライン２にソー
ス端子が接続されるＰＭＯＳＦＥＴＱ６とが直列接続さ
れて構成されていて、ＰＭＯＳＦＥＴＱ７のゲート端子
がＰＭＯＳＦＥＴＱ９のドレイン端子に接続されて差動
増幅部１０の出力電圧でＰＭＯＳＦＥＴＱ９が駆動制御
されるようになっていると共に、ＰＭＯＳＦＥＴＱ６の
ゲート端子がＮＭＯＳＦＥＴＱ４のゲート端子に接続さ
れて演算部２２の出力電圧でＰＭＯＳＦＥＴＱ６が駆動
制御されるようになっている。
【００１６】反転部２１は、電源ライン１にドレイン端
子が接続されるＰＭＯＳＦＥＴＱ１と、ダイオード接続
されたＮＭＯＳＦＥＴＱ２と、接地ライン２にソース端
子が接続されるＮＭＯＳＦＥＴＱ３とが直列接続されて
いて、さらに、ＰＭＯＳＦＥＴＱ１のゲート端子がＰＭ
ＯＳＦＥＴＱ７のドレイン端子に接続されると共に、Ｎ
ＭＯＳＦＥＴＱ２およびＱ３のゲート端子が同電圧とな
るように接続されている。
子が接続されるＰＭＯＳＦＥＴＱ１と、ダイオード接続
されたＮＭＯＳＦＥＴＱ２と、接地ライン２にソース端
子が接続されるＮＭＯＳＦＥＴＱ３とが直列接続されて
いて、さらに、ＰＭＯＳＦＥＴＱ１のゲート端子がＰＭ
ＯＳＦＥＴＱ７のドレイン端子に接続されると共に、Ｎ
ＭＯＳＦＥＴＱ２およびＱ３のゲート端子が同電圧とな
るように接続されている。
【００１７】演算部２２は、一端が電源ライン１に接続
された電流源６と、ＮＭＯＳＦＥＴＱ５と、接地ライン
２にソース端子が接続されるＮＭＯＳＦＥＴＱ４とが直
列接続されていて、さらに、ＮＭＯＳＦＥＴＱ４のゲー
ト端子とＮＭＯＳＦＥＴＱ５のドレイン端子とが同電圧
となるように接続されている。
された電流源６と、ＮＭＯＳＦＥＴＱ５と、接地ライン
２にソース端子が接続されるＮＭＯＳＦＥＴＱ４とが直
列接続されていて、さらに、ＮＭＯＳＦＥＴＱ４のゲー
ト端子とＮＭＯＳＦＥＴＱ５のドレイン端子とが同電圧
となるように接続されている。
【００１８】また、反転部２１のＮＭＯＳＦＥＴＱ２お
よびＮＭＯＳＦＥＴＱ３のゲート端子と、演算部２２の
ＮＭＯＳＦＥＴＱ５のゲート端子とが同電圧となるよう
に接続されていて、さらに、ＮＭＯＳＦＥＴＱ４のゲー
ト端子が出力部３０のＮＭＯＳＦＥＴＱ６のゲート端子
に接続されている。
よびＮＭＯＳＦＥＴＱ３のゲート端子と、演算部２２の
ＮＭＯＳＦＥＴＱ５のゲート端子とが同電圧となるよう
に接続されていて、さらに、ＮＭＯＳＦＥＴＱ４のゲー
ト端子が出力部３０のＮＭＯＳＦＥＴＱ６のゲート端子
に接続されている。
【００１９】次に動作を説明する。入力端子３ａ、３ｂ
に入力信号が与えられると差動増幅部１０によって入力
信号の差動増幅電圧が出力される。この出力電圧をＶ１
とするとこの電圧Ｖ１は、ＰＭＯＳＦＥＴＱ１の動作に
よって電圧電流変換されて、さらに、ＮＭＯＳＦＥＴＱ
２、Ｑ３によって電流電圧変換された電圧がＮＭＯＳＦ
ＥＴＱ５のゲート端子に出力される。
に入力信号が与えられると差動増幅部１０によって入力
信号の差動増幅電圧が出力される。この出力電圧をＶ１
とするとこの電圧Ｖ１は、ＰＭＯＳＦＥＴＱ１の動作に
よって電圧電流変換されて、さらに、ＮＭＯＳＦＥＴＱ
２、Ｑ３によって電流電圧変換された電圧がＮＭＯＳＦ
ＥＴＱ５のゲート端子に出力される。
【００２０】そして、ＮＭＯＳＦＥＴＱ５のゲート端子
に印加される電圧が下降すると、ＮＭＯＳＦＥＴＱ５に
流れる電流が小さくなり、電流源６からＮＭＯＳＦＥＴ
Ｑ４に流れる電流が大きくなるので、演算部２２の出力
電圧は上昇する。このように、演算部２２は、反転部２
１から出力される電圧値と反比例関係にある大きさの電
圧を生成する。
に印加される電圧が下降すると、ＮＭＯＳＦＥＴＱ５に
流れる電流が小さくなり、電流源６からＮＭＯＳＦＥＴ
Ｑ４に流れる電流が大きくなるので、演算部２２の出力
電圧は上昇する。このように、演算部２２は、反転部２
１から出力される電圧値と反比例関係にある大きさの電
圧を生成する。
【００２１】今、電圧Ｖ１が上昇すると、ＰＭＯＳＦＥ
ＴＱ１を流れる電流は減少し、ＮＭＯＳＦＥＴＱ２、Ｑ
３のゲート端子電圧が下降する。この結果、演算部２２
の出力電圧が上昇し、ＰＭＯＳＦＥＴＱ７に流れる電流
（出力端子４から流れだす電流）が減少するものの、
ＮＭＯＳＦＥＴＱ６に流れる電流（出力端子４に流れ込
む電流）が減少する。
ＴＱ１を流れる電流は減少し、ＮＭＯＳＦＥＴＱ２、Ｑ
３のゲート端子電圧が下降する。この結果、演算部２２
の出力電圧が上昇し、ＰＭＯＳＦＥＴＱ７に流れる電流
（出力端子４から流れだす電流）が減少するものの、
ＮＭＯＳＦＥＴＱ６に流れる電流（出力端子４に流れ込
む電流）が減少する。
【００２２】一方、電圧Ｖ１が下降すると、ＰＭＯＳＦ
ＥＴＱ１を流れる電流は増加し、ＮＭＯＳＦＥＴＱ２、
Ｑ３のゲート端子電圧が上昇することになる。この結
果、演算部２２の出力電圧が下降し、ＮＭＯＳＦＥＴＱ
６に流れる電流（出力端子４に流れ込む電流）が減少
するものの、ＰＭＯＳＦＥＴＱ７に流れる電流（出力端
子４から流れだす電流）が増加する。
ＥＴＱ１を流れる電流は増加し、ＮＭＯＳＦＥＴＱ２、
Ｑ３のゲート端子電圧が上昇することになる。この結
果、演算部２２の出力電圧が下降し、ＮＭＯＳＦＥＴＱ
６に流れる電流（出力端子４に流れ込む電流）が減少
するものの、ＰＭＯＳＦＥＴＱ７に流れる電流（出力端
子４から流れだす電流）が増加する。
【００２３】このように、駆動部２０全体の動作は、入
力電圧Ｖ１がある電圧値（Ｖｔｈ）になるまではゲイン
が略一定であると共に、入力電圧Ｖ１がある電圧値にな
るとゲインが大きくなるように動作する（図２）ので、
出力部３０には図中で示すような貫通電流やバイアス
電流が流れにくくなり、効率の良いプッシュプル動作が
行われ、消費電流が大きくならず高いドライブ能力を有
し高効率のプッシュプル増幅回路が実現できる。
力電圧Ｖ１がある電圧値（Ｖｔｈ）になるまではゲイン
が略一定であると共に、入力電圧Ｖ１がある電圧値にな
るとゲインが大きくなるように動作する（図２）ので、
出力部３０には図中で示すような貫通電流やバイアス
電流が流れにくくなり、効率の良いプッシュプル動作が
行われ、消費電流が大きくならず高いドライブ能力を有
し高効率のプッシュプル増幅回路が実現できる。
【００２４】なお、この回路では、第１に、大きな出力
電圧振幅を得られること、第２に、電源電圧変動が生じ
ても出力電圧が変化しないこと、第３に、プロセス変動
があっても出力部３０のトランジスタの電流値が変化し
ないこと、等の利点を有するので、以下ではこれらのこ
とについてさらに詳細な回路解析に基づいて説明を行
う。
電圧振幅を得られること、第２に、電源電圧変動が生じ
ても出力電圧が変化しないこと、第３に、プロセス変動
があっても出力部３０のトランジスタの電流値が変化し
ないこと、等の利点を有するので、以下ではこれらのこ
とについてさらに詳細な回路解析に基づいて説明を行
う。
【００２５】図３は、図１に示す回路におけるＱ１〜Ｑ
６、電流源６を特に示した回路図であって、図３に示す
回路の小信号等価回路を図４に示す。この小信号等価回
路においては、Ｑ４の相互コンダクタンスをＧｍ４、Ｑ
５の相互コンダクタンスをＧｍ５、Ｑ４、Ｑ５、電流源
６の抵抗分をＲ４、Ｒ５、Ｒ６としている。
６、電流源６を特に示した回路図であって、図３に示す
回路の小信号等価回路を図４に示す。この小信号等価回
路においては、Ｑ４の相互コンダクタンスをＧｍ４、Ｑ
５の相互コンダクタンスをＧｍ５、Ｑ４、Ｑ５、電流源
６の抵抗分をＲ４、Ｒ５、Ｒ６としている。
【００２６】Ｑ１は、差動増幅部１０から出力される電
圧によって、流れる電流量が制御される。また、電流源
６の供給電流をＩ0 とし、信号無入力時にＱ１に電流Ｉ
0 が流れるように設定されているものとする。Ｑ２、Ｑ
３、Ｑ４、Ｑ５のトランジスタサイズ（例えばゲート幅
Ｗとゲート長Ｌの比）を等しくしておけば、Ｑ１、Ｑ６
には同一電流値Ｉ0 の電流が流れているため電圧ＶＣと
ＶＡは等しくなる。今、Ｑ７に流れるドレイン電流はＶ
ＣとＶＡが等しいため、「（Ｑ７の寸法比／Ｑ２（＝Ｑ
３＝Ｑ４＝Ｑ５））の寸法比）・２・Ｉ0 」となる。こ
のとき、Ｑ２、Ｑ５、Ｑ７は飽和領域にあり、Ｑ３、Ｑ
４は線形領域にある。
圧によって、流れる電流量が制御される。また、電流源
６の供給電流をＩ0 とし、信号無入力時にＱ１に電流Ｉ
0 が流れるように設定されているものとする。Ｑ２、Ｑ
３、Ｑ４、Ｑ５のトランジスタサイズ（例えばゲート幅
Ｗとゲート長Ｌの比）を等しくしておけば、Ｑ１、Ｑ６
には同一電流値Ｉ0 の電流が流れているため電圧ＶＣと
ＶＡは等しくなる。今、Ｑ７に流れるドレイン電流はＶ
ＣとＶＡが等しいため、「（Ｑ７の寸法比／Ｑ２（＝Ｑ
３＝Ｑ４＝Ｑ５））の寸法比）・２・Ｉ0 」となる。こ
のとき、Ｑ２、Ｑ５、Ｑ７は飽和領域にあり、Ｑ３、Ｑ
４は線形領域にある。
【００２７】さて、図４を参照してキルヒホッフの電流
方程式をたてると以下の（式１）、（式２）のようにな
る。 Ｇｍ５・（ＶＡ−ＶＢ）＋（ＶＣ−ＶＢ）／Ｒ５＋ＶＣ／Ｒ６＝０ （式１） Ｇｍ４・ＶＣ＋ＶＢ／Ｒ４＝Ｇｍ５・（ＶＡ−ＶＢ）＋（ＶＣ−ＶＢ）／Ｒ５ （式２） （式１）より（式３）が導かれる。
方程式をたてると以下の（式１）、（式２）のようにな
る。 Ｇｍ５・（ＶＡ−ＶＢ）＋（ＶＣ−ＶＢ）／Ｒ５＋ＶＣ／Ｒ６＝０ （式１） Ｇｍ４・ＶＣ＋ＶＢ／Ｒ４＝Ｇｍ５・（ＶＡ−ＶＢ）＋（ＶＣ−ＶＢ）／Ｒ５ （式２） （式１）より（式３）が導かれる。
【００２８】 ＶＢ・（Ｇｍ５＋１／Ｒ５）＝Ｇｍ５・ＶＡ＋ＶＣ・（１／Ｒ５＋１／Ｒ６） （式３） 一方、（式１）、（式２）より（式３）が導かれる。
【００２９】 ＶＢ＝−Ｒ４・（Ｇｍ４＋１／Ｒ６）・ＶＣ （式４） したがって、（式３）、（式４）より（式５）が導かれ
る。 ＶＣ／ＶＡ＝−Ｇｍ５／（Ｇｍ５・Ｇｍ４・Ｒ４＋Ｇｍ４・Ｒ４／Ｒ５＋Ｇｍ ５・Ｒ４／Ｒ６＋Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ５＋１／Ｒ６） （式５） Ｑ５、Ｑ４が飽和領域で動作する場合、Ｇｍ４≒１
０-4、Ｇｍ５≒１０-4、Ｒ４≒１０7 、Ｒ５≒１０7 、
Ｒ６≒１０7 程度と仮定できるので、「Ｇｍ５・Ｇｍ４
・Ｒ４＝１０-1、Ｇｍ４・Ｒ４／Ｒ５＝１０-4、Ｇｍ５
・Ｒ４／Ｒ６＝１０ -4、Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ
５＋１／Ｒ６＝１０-7」となり、（式５）は、「ＶＣ／
ＶＡ≒１／（Ｇｍ４・Ｒ４）」となる。
る。 ＶＣ／ＶＡ＝−Ｇｍ５／（Ｇｍ５・Ｇｍ４・Ｒ４＋Ｇｍ４・Ｒ４／Ｒ５＋Ｇｍ ５・Ｒ４／Ｒ６＋Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ５＋１／Ｒ６） （式５） Ｑ５、Ｑ４が飽和領域で動作する場合、Ｇｍ４≒１
０-4、Ｇｍ５≒１０-4、Ｒ４≒１０7 、Ｒ５≒１０7 、
Ｒ６≒１０7 程度と仮定できるので、「Ｇｍ５・Ｇｍ４
・Ｒ４＝１０-1、Ｇｍ４・Ｒ４／Ｒ５＝１０-4、Ｇｍ５
・Ｒ４／Ｒ６＝１０ -4、Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ
５＋１／Ｒ６＝１０-7」となり、（式５）は、「ＶＣ／
ＶＡ≒１／（Ｇｍ４・Ｒ４）」となる。
【００３０】また、Ｑ５が飽和領域、Ｑ４が線形領域に
ある場合、Ｇｍ４≒０、Ｇｍ５≒１０-4、Ｒ４≒１０3
〜１０4 、Ｒ５≒１０3 〜１０4 、Ｒ６≒１０3 〜１０
4 程度と仮定できるので、「ＶＣ／ＶＡ＝−Ｇｍ５／
（Ｇｍ５・Ｒ４／Ｒ６＋Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ
５＋１／Ｒ６）≒１／（Ｒ４／Ｒ６＋１／（Ｇｍ５・Ｒ
５）＋１／Ｇｍ５・Ｒ６））」となって、分母の３項の
値は略等しいオーダーとなり、電流源６が理想的である
（Ｒ６＝∞）であるとすると、「ＶＣ／ＶＡ≒−Ｇｍ５
・（Ｒ５／／Ｒ６）」となる。
ある場合、Ｇｍ４≒０、Ｇｍ５≒１０-4、Ｒ４≒１０3
〜１０4 、Ｒ５≒１０3 〜１０4 、Ｒ６≒１０3 〜１０
4 程度と仮定できるので、「ＶＣ／ＶＡ＝−Ｇｍ５／
（Ｇｍ５・Ｒ４／Ｒ６＋Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ
５＋１／Ｒ６）≒１／（Ｒ４／Ｒ６＋１／（Ｇｍ５・Ｒ
５）＋１／Ｇｍ５・Ｒ６））」となって、分母の３項の
値は略等しいオーダーとなり、電流源６が理想的である
（Ｒ６＝∞）であるとすると、「ＶＣ／ＶＡ≒−Ｇｍ５
・（Ｒ５／／Ｒ６）」となる。
【００３１】今、Ｑ１の電流値がＩ0 から増加すると、
Ｑ２、Ｑ３で電流電圧変換が行われＶＡの電位が上昇す
る。これにより、ＶＢの電位が上昇しＱ４が線形領域か
ら飽和領域に移行する。このとき、「ＶＣ／ＶＡ≒１／
（Ｇｍ４・Ｒ４）≒０」となり、ＶＡの変化はＶＣに伝
達しないためＱ６に流れるドレイン電流は変化しないこ
とになる。
Ｑ２、Ｑ３で電流電圧変換が行われＶＡの電位が上昇す
る。これにより、ＶＢの電位が上昇しＱ４が線形領域か
ら飽和領域に移行する。このとき、「ＶＣ／ＶＡ≒１／
（Ｇｍ４・Ｒ４）≒０」となり、ＶＡの変化はＶＣに伝
達しないためＱ６に流れるドレイン電流は変化しないこ
とになる。
【００３２】一方、Ｑ１の電流値がＩ0 から減少したと
するとＶＡの電位は下降する。これにより、Ｑ５の相互
コンダクタンスＧｍ５が減少してＶＣの電位が上昇す
る。このとき、「ＶＣ／ＶＡ≒−Ｇｍ５・（Ｒ５／／Ｒ
６）、｜ＶＣ／ＶＡ｜≫１」となり、ＶＣの電位の上昇
によりＱ６に流れるドレイン電流は増加するので、ＶＣ
の電位は電源電圧ＶＤＤ近くまで上昇可能になるので、
Ｑ６によって大きな出力電圧振幅が得られることにな
る。
するとＶＡの電位は下降する。これにより、Ｑ５の相互
コンダクタンスＧｍ５が減少してＶＣの電位が上昇す
る。このとき、「ＶＣ／ＶＡ≒−Ｇｍ５・（Ｒ５／／Ｒ
６）、｜ＶＣ／ＶＡ｜≫１」となり、ＶＣの電位の上昇
によりＱ６に流れるドレイン電流は増加するので、ＶＣ
の電位は電源電圧ＶＤＤ近くまで上昇可能になるので、
Ｑ６によって大きな出力電圧振幅が得られることにな
る。
【００３３】このように、Ｑ１の電流値が増加する場合
（Ｑ４が飽和領域）にはゲインが小さく、また、ＡＢ級
動作を行う場合（Ｑ４が線形領域）には、大きなゲイン
を有することが分かる。なお、ＰＭＯＳＦＥＴＱ７を接
続した場合を想定しても同様の解析結果が得られる。
（Ｑ４が飽和領域）にはゲインが小さく、また、ＡＢ級
動作を行う場合（Ｑ４が線形領域）には、大きなゲイン
を有することが分かる。なお、ＰＭＯＳＦＥＴＱ７を接
続した場合を想定しても同様の解析結果が得られる。
【００３４】また、電流源６とＱ１には定電流Ｉ0 が流
れているため、電源電圧ＶＤＤが変動してもＱ２、Ｑ
３、Ｑ４、Ｑ５に流れる電流Ｉ0 は変化せず、ＶＡ、Ｖ
Ｃの電位変動も生じない。したがって、Ｑ６に流れるド
レイン電流も変化せず出力電圧は、電源電圧が変動して
も、接地電圧ＶＳＳを基準として一定となる。
れているため、電源電圧ＶＤＤが変動してもＱ２、Ｑ
３、Ｑ４、Ｑ５に流れる電流Ｉ0 は変化せず、ＶＡ、Ｖ
Ｃの電位変動も生じない。したがって、Ｑ６に流れるド
レイン電流も変化せず出力電圧は、電源電圧が変動して
も、接地電圧ＶＳＳを基準として一定となる。
【００３５】さらに、Ｑ２、Ｑ３、Ｑ４、およびＱ５は
同一トランジスタサイズのＮＭＯＳＦＥＴであるので、
プロセス変動が生じても、Ｑ１および電流源６に定電流
Ｉ0が流れていれば、ＶＡとＶＣは同電位となりプロセ
ス変動の影響を受けない。
同一トランジスタサイズのＮＭＯＳＦＥＴであるので、
プロセス変動が生じても、Ｑ１および電流源６に定電流
Ｉ0が流れていれば、ＶＡとＶＣは同電位となりプロセ
ス変動の影響を受けない。
【００３６】また、Ｑ６のプロセス変動は、Ｑ２、Ｑ
３、Ｑ４、およびＱ５と同様のプロセス変動を受けるた
め、プロセス変動の影響が相殺されて、Ｑ６のドレイン
電流は一定となる。信号無入力時の状態では、ＶＡ、Ｖ
Ｃ間のゲインが小さいため、プロセス変動によるＱ７の
ドレイン電流の変動は極めて小さくなる。
３、Ｑ４、およびＱ５と同様のプロセス変動を受けるた
め、プロセス変動の影響が相殺されて、Ｑ６のドレイン
電流は一定となる。信号無入力時の状態では、ＶＡ、Ｖ
Ｃ間のゲインが小さいため、プロセス変動によるＱ７の
ドレイン電流の変動は極めて小さくなる。
【００３７】以上説明してきたように、この実施の形態
に係る回路は、低消費電力で高いドライブ能力を有し高
い効率のＡＢ級動作が可能なプッシュプル増幅回路を実
現できる。さらに、この回路は、素子ミスマッチング等
のプロセス変動に不感であるという利点を有する。
に係る回路は、低消費電力で高いドライブ能力を有し高
い効率のＡＢ級動作が可能なプッシュプル増幅回路を実
現できる。さらに、この回路は、素子ミスマッチング等
のプロセス変動に不感であるという利点を有する。
【００３８】
【発明の効果】以上説明してきたように、請求項１、２
に係る発明によれば、消費電流が大きくならないように
して高効率でプッシュプル動作を行うことが可能なプッ
シュプル増幅回路を実現することが可能になる。
に係る発明によれば、消費電流が大きくならないように
して高効率でプッシュプル動作を行うことが可能なプッ
シュプル増幅回路を実現することが可能になる。
【００３９】特に、請求項３に係る発明によれば、ＭＯ
Ｓトランジスタを用いることによって、演算回路を簡易
に構成できるという効果が得られる。
Ｓトランジスタを用いることによって、演算回路を簡易
に構成できるという効果が得られる。
【図１】本発明の実施の形態に係るプッシュプル増幅回
路の回路図である。
路の回路図である。
【図２】回路動作の説明図である。
【図３】プッシュプル増幅回路の主要部の説明図であ
る。
る。
【図４】動作解析のための小信号等価回路図である。
１ 電源ライン ２ 接地ライン ３ａ、３ｂ 入力端子 ４ 出力端子 ５ 電流源 ６ 電流源 １０ 差動増幅部 ２０ 駆動部 ２１ 反転部 ２２ 演算部 ３０ 出力部 Ｑ１、Ｑ７、Ｑ８、Ｑ９ ＰＭＯＳＦＥＴ Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ１０、Ｑ１１ ＮＭ
ＯＳＦＥＴ
ＯＳＦＥＴ
Claims (3)
- 【請求項１】 与えられる入力信号を相補的に増幅可能
な回路であって、 前記入力信号を増幅する増幅回路と、 相補的動作を行うようにトランジスタ対を接続したプッ
シュプル回路と、 前記トランジスタ対のうちの一方のトランジスタを駆動
制御する駆動回路と、を備え、前記トランジスタ対のう
ちの他方のトランジスタが前記増幅回路の出力で駆動制
御されるように構成され、 さらに、前記駆動回路は、前記増幅回路の出力が所定電
圧値以下の場合には略一定のゲインとなると共に、前記
増幅回路の出力が前記所定電圧値以下の場合にはゲイン
が大となることを特徴とするプッシュプル増幅回路。 - 【請求項２】 請求項１において、前記駆動回路は、 前記増幅回路から出力される電圧を、電圧値として反対
方向にシフト出力する反転回路と、この反転回路から出
力される電圧値と反比例関係にある大きさの電圧を生成
する演算回路とを含んでなることを特徴とするプッシュ
プル増幅回路。 - 【請求項３】 請求項２において、前記演算回路は、 電流源と、この電流源に自身のドレイン端子が接続され
る第１のＭＯＳトランジスタと、この第１のＭＯＳトラ
ンジスタのソース端子に自身のドレインが接続される第
２のＭＯＳトランジスタとを含み、 前記第１のＭＯＳトランジスタのゲート端子が前記反転
回路の出力信号を供給可能に接続されると共に、前記第
２のＭＯＳトランジスタのゲート端子が前記第１のＭＯ
Ｓトランジスタのドレイン端子に接続され、前記第２の
ＭＯＳトランジスタのゲート端子の出力電圧が、前記ト
ランジスタ対の一方のトランジスタの駆動電圧であるこ
とを特徴とするプッシュプル増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07607698A JP4020220B2 (ja) | 1998-03-24 | 1998-03-24 | プッシュプル増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07607698A JP4020220B2 (ja) | 1998-03-24 | 1998-03-24 | プッシュプル増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274860A true JPH11274860A (ja) | 1999-10-08 |
| JP4020220B2 JP4020220B2 (ja) | 2007-12-12 |
Family
ID=13594728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07607698A Expired - Lifetime JP4020220B2 (ja) | 1998-03-24 | 1998-03-24 | プッシュプル増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4020220B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298355A (ja) * | 2000-02-29 | 2001-10-26 | Seiko Instruments Inc | Ｃｍｏｓ出力回路 |
| JP2002076779A (ja) * | 2000-08-29 | 2002-03-15 | Asahi Kasei Microsystems Kk | 増幅回路 |
| JP2008219617A (ja) * | 2007-03-06 | 2008-09-18 | New Japan Radio Co Ltd | 差動増幅回路 |
| JP2012156717A (ja) * | 2011-01-25 | 2012-08-16 | Seiko Instruments Inc | 出力回路 |
-
1998
- 1998-03-24 JP JP07607698A patent/JP4020220B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298355A (ja) * | 2000-02-29 | 2001-10-26 | Seiko Instruments Inc | Ｃｍｏｓ出力回路 |
| JP4672883B2 (ja) * | 2000-02-29 | 2011-04-20 | セイコーインスツル株式会社 | 半導体装置 |
| JP2002076779A (ja) * | 2000-08-29 | 2002-03-15 | Asahi Kasei Microsystems Kk | 増幅回路 |
| JP2008219617A (ja) * | 2007-03-06 | 2008-09-18 | New Japan Radio Co Ltd | 差動増幅回路 |
| JP2012156717A (ja) * | 2011-01-25 | 2012-08-16 | Seiko Instruments Inc | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4020220B2 (ja) | 2007-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0256729B1 (en) | Amplifier circuit | |
| US6437645B1 (en) | Slew rate boost circuitry and method | |
| US5266887A (en) | Bidirectional voltage to current converter | |
| JP4262790B2 (ja) | 低電圧演算増幅器の入力段および方法 | |
| JP3875392B2 (ja) | 演算増幅器 | |
| JP4315299B2 (ja) | 低電圧演算増幅器とその方法 | |
| KR100355082B1 (ko) | 연산 증폭 방법 및 연산 증폭기 | |
| RU2305893C2 (ru) | Способ и схема смещения для снижения искажений | |
| JP4666346B2 (ja) | 電圧比較器 | |
| EP0643478A1 (en) | Cascode circuit operable at a low working voltage and having a high output impedance | |
| JP2705317B2 (ja) | 演算増幅器 | |
| US6466093B1 (en) | Low voltage low thd CMOS audio (power) amplifier | |
| JPH0758872B2 (ja) | 電力増幅回路 | |
| JP2560542B2 (ja) | 電圧電流変換回路 | |
| JP4020220B2 (ja) | プッシュプル増幅回路 | |
| US5164614A (en) | Low power bias voltage generating circuit comprising a current mirror | |
| JP3338333B2 (ja) | 増幅回路 | |
| JP3644156B2 (ja) | 電流制限回路 | |
| JP3853911B2 (ja) | 定電流回路及びそれを用いた差動増幅回路 | |
| JP4020221B2 (ja) | プッシュプル増幅回路 | |
| JPH08307224A (ja) | 演算増幅回路 | |
| JP3119221B2 (ja) | 演算増幅器 | |
| JP4988979B2 (ja) | 増幅回路 | |
| JPH0612856B2 (ja) | 増幅回路 | |
| JPS63207209A (ja) | 演算増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041006 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070402 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070807 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070904 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070919 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121005 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121005 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131005 Year of fee payment: 6 |
|
| EXPY | Cancellation because of completion of term |