JPH0115203B2 - - Google Patents
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- JPH0115203B2 JPH0115203B2 JP57166126A JP16612682A JPH0115203B2 JP H0115203 B2 JPH0115203 B2 JP H0115203B2 JP 57166126 A JP57166126 A JP 57166126A JP 16612682 A JP16612682 A JP 16612682A JP H0115203 B2 JPH0115203 B2 JP H0115203B2
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はソースを結合した差動増巾電界効果ト
ランジスタ対の各々の負荷にアクテイブロードと
して電界効果トランジスタ（以下FETと称す）
を使用したFET差動増巾回路及びFET増巾回路
の各々のアクテイブロードとしてFETを使用し
たソース結合FET論理回路（以下SCFLと称す）
のソース結合型FET増巾回路に係り、大振巾入
力信号時リミツタ効果が高く出力波形を劣化させ
ないソース結合型FET増巾回路に関する。
ランジスタ対の各々の負荷にアクテイブロードと
して電界効果トランジスタ（以下FETと称す）
を使用したFET差動増巾回路及びFET増巾回路
の各々のアクテイブロードとしてFETを使用し
たソース結合FET論理回路（以下SCFLと称す）
のソース結合型FET増巾回路に係り、大振巾入
力信号時リミツタ効果が高く出力波形を劣化させ
ないソース結合型FET増巾回路に関する。
(b) 従来技術と問題点
従来ソース結合FET差動増巾回路及びSCFLで
は負荷にアクテイブロードとしてFETを使用し、
その飽和ドレイン電流を共通ソースに接続される
電流源の電流の1/2程度に選ぶ方式がある。
は負荷にアクテイブロードとしてFETを使用し、
その飽和ドレイン電流を共通ソースに接続される
電流源の電流の1/2程度に選ぶ方式がある。
この方式では負荷にアクテイブロードを使用し
ているため負荷抵抗は非常に大きく電源電圧が低
くとも利得をかせぐことが出来る特徴がある。然
し、平衡点を基準とする入力信号電圧が大振幅と
なると、金属・酸化物・半導体電界効果トランジ
スタ（絶縁ゲート電界効果トランジスタとも言
う、以下、MOSFETと略記する）の場合は、ア
クテイブロードのFETの飽和電流特性によるリ
ミター作用が有効に作用するが、ゲート電極とし
てｐ−ｎ接合又は金属・半導体整流性接触を用い
た電界効果トランジスタ（以下、JFET又は
MESFETと略記する）等を使用したものでは、
出力波形に段が出来出力波形が劣化する欠点があ
る。
ているため負荷抵抗は非常に大きく電源電圧が低
くとも利得をかせぐことが出来る特徴がある。然
し、平衡点を基準とする入力信号電圧が大振幅と
なると、金属・酸化物・半導体電界効果トランジ
スタ（絶縁ゲート電界効果トランジスタとも言
う、以下、MOSFETと略記する）の場合は、ア
クテイブロードのFETの飽和電流特性によるリ
ミター作用が有効に作用するが、ゲート電極とし
てｐ−ｎ接合又は金属・半導体整流性接触を用い
た電界効果トランジスタ（以下、JFET又は
MESFETと略記する）等を使用したものでは、
出力波形に段が出来出力波形が劣化する欠点があ
る。
以下大振巾入力信号時の出力波形劣化について
説明する。
説明する。
第１図は従来例のFET差動増巾回路の回路図
で、FET TR1，TR2はドライバトランジスタ
（以下、ドライバFETと略記する）で、上述の
JFET又はMESFETであるとする。第２図は第
１図の回路で入力端子IN2をアースした場合、入
力端子IN1に入力する電圧V1の振巾が小さい場合
（Ａ領域）のFET TR1の電流の静特性及び電圧
V1が大きくなりＢ領域になつた場合のFET TR2
の電流の静特性、及び電圧V1が更に大きくなり
Ｃ領域になつた場合のFET TR2の電流の静特性
及びFET TR3又はTR4の電流の静特性を示す静
特性図、第３図は第２図に対応して入力電圧V1
がＡ、Ｂ、Ｃ領域になつた場合の出力電圧V01，
V02の電圧変化を示す特性図、第４図は入力IN1
にsinwaveの電流が印加された場合の出力電圧
V01V02の波形を示す特性図である。
で、FET TR1，TR2はドライバトランジスタ
（以下、ドライバFETと略記する）で、上述の
JFET又はMESFETであるとする。第２図は第
１図の回路で入力端子IN2をアースした場合、入
力端子IN1に入力する電圧V1の振巾が小さい場合
（Ａ領域）のFET TR1の電流の静特性及び電圧
V1が大きくなりＢ領域になつた場合のFET TR2
の電流の静特性、及び電圧V1が更に大きくなり
Ｃ領域になつた場合のFET TR2の電流の静特性
及びFET TR3又はTR4の電流の静特性を示す静
特性図、第３図は第２図に対応して入力電圧V1
がＡ、Ｂ、Ｃ領域になつた場合の出力電圧V01，
V02の電圧変化を示す特性図、第４図は入力IN1
にsinwaveの電流が印加された場合の出力電圧
V01V02の波形を示す特性図である。
図中TR1〜TR5はFET、＋VDDは正の電源電圧、
−VSSは負の電源電圧、０電圧はドライバFET
TR1，TR2の共通ソースの電圧、V01，V02は出
力電圧、V1は入力電圧を示す。
−VSSは負の電源電圧、０電圧はドライバFET
TR1，TR2の共通ソースの電圧、V01，V02は出
力電圧、V1は入力電圧を示す。
入力電圧V1の振巾が小さいＡ領域で動作する
場合に付説明するとFET TR1TR2が平衡状態に
ある時（この場合はV1＝０）のFET TR1の動作
点は第２図第３図のＤ点で電流はほぼ１ｍＡであ
り出力電圧V01はVDD／２である。このＤ点を中
心にして入力電圧V1の変化が小さい間（第２図
のＯ±△Ｖ）は第２図第３図のFET TR3TR4の
飽和電流領域であるＡ領域で動作し通常の差動増
巾器として動作する。
場合に付説明するとFET TR1TR2が平衡状態に
ある時（この場合はV1＝０）のFET TR1の動作
点は第２図第３図のＤ点で電流はほぼ１ｍＡであ
り出力電圧V01はVDD／２である。このＤ点を中
心にして入力電圧V1の変化が小さい間（第２図
のＯ±△Ｖ）は第２図第３図のFET TR3TR4の
飽和電流領域であるＡ領域で動作し通常の差動増
巾器として動作する。
しかし入力電圧V1がＡ領域一杯の所迄大きく
なると、FET TR1（TR2）の電流はFET TR3
（TR4）の飽和電流１ｍＡで押さえられしばらく
の間は出力電圧V01，V02は変化しない。
なると、FET TR1（TR2）の電流はFET TR3
（TR4）の飽和電流１ｍＡで押さえられしばらく
の間は出力電圧V01，V02は変化しない。
（もし、FET TR1，TR2がMOSFETならば、
入力が更に大きくなつても、このレベルで出力電
圧V01，V02はリミツトされる。） Ｄ点を中心にして入力電圧V1の振巾が更に大
きくなると、FET TR1のゲートソース間の電圧
がゲートのｐ−ｎ接合又は金属・半導体整流性接
触の順方向となりゲートソース間に電流が流れる
ようになると、FET TR5の飽和電流が２ｍＡで
あるためFET TR2の電流は減少し、FET TR3、
TR4の飽和電流で押さえられていた状態から外
れ、第２図に示す如くアクテイブロードTR4の低
負荷領域（Ｂ領域）で動作し、出力電圧V01，
V02は第５図のＢ領域に示す如く少さい利得で変
化する。
入力が更に大きくなつても、このレベルで出力電
圧V01，V02はリミツトされる。） Ｄ点を中心にして入力電圧V1の振巾が更に大
きくなると、FET TR1のゲートソース間の電圧
がゲートのｐ−ｎ接合又は金属・半導体整流性接
触の順方向となりゲートソース間に電流が流れる
ようになると、FET TR5の飽和電流が２ｍＡで
あるためFET TR2の電流は減少し、FET TR3、
TR4の飽和電流で押さえられていた状態から外
れ、第２図に示す如くアクテイブロードTR4の低
負荷領域（Ｂ領域）で動作し、出力電圧V01，
V02は第５図のＢ領域に示す如く少さい利得で変
化する。
入力電圧V1の振幅が更に大きくなると、上述
のようにFET TR1のゲートソース間の電流が流
れるため、第２図のFET TR2の電流（Ｃ領域）
に示すようにFET TR2のドレーン電流は０とな
り遮断され、ここでリミツトに達して出力電圧
V01，V02は変化しなくなる。
のようにFET TR1のゲートソース間の電流が流
れるため、第２図のFET TR2の電流（Ｃ領域）
に示すようにFET TR2のドレーン電流は０とな
り遮断され、ここでリミツトに達して出力電圧
V01，V02は変化しなくなる。
以上の状態をまとめたのが第３図で、Ａ領域で
は通常の差動増巾器として動作し、Ｂ領域へ移行
する所で出力電圧V01，V02が変化しない所があ
りＢ領域に移行すると低利得で出力電圧V01V02
は変化しＣ領域となると出力電圧V01V02は変化
しない。
は通常の差動増巾器として動作し、Ｂ領域へ移行
する所で出力電圧V01，V02が変化しない所があ
りＢ領域に移行すると低利得で出力電圧V01V02
は変化しＣ領域となると出力電圧V01V02は変化
しない。
この第３図に示す特性を用い入力IN1に正弦波
の入力電圧を印加した場合の出力電圧V01V02の
波形を示したのが第４図で、振巾の小さい間は出
力電圧V01V02は利得の大きい変化をし、振巾が
少し大きくなるとイロハニに示す如く電圧は変化
せず段が出来、振巾が更に大きくなると利得の小
さい変化をし、又更に振巾が大きくなると出力電
圧V01V02は飽和する。このイロハニに示す如く
段が出来出力電圧V01V02の波形は劣化する欠点
がある。
の入力電圧を印加した場合の出力電圧V01V02の
波形を示したのが第４図で、振巾の小さい間は出
力電圧V01V02は利得の大きい変化をし、振巾が
少し大きくなるとイロハニに示す如く電圧は変化
せず段が出来、振巾が更に大きくなると利得の小
さい変化をし、又更に振巾が大きくなると出力電
圧V01V02は飽和する。このイロハニに示す如く
段が出来出力電圧V01V02の波形は劣化する欠点
がある。
次にSCFLについて第５図第６図で説明する。
第５図は従来例のSCFLの回路図、第６図は第
５図の回路を図記号で示した図である。
５図の回路を図記号で示した図である。
図中、TR1′〜TR1″，TR2′はドライバFETで、
上述のJFET又はMESFETであり、TR3′〜
TR5′はFET、＋VDDは正の電源電圧、−VSSは負の
電源電圧、Vrefは閾値電圧を示す。
上述のJFET又はMESFETであり、TR3′〜
TR5′はFET、＋VDDは正の電源電圧、−VSSは負の
電源電圧、Vrefは閾値電圧を示す。
第５図のSCFLは第６図の図記号で示す如き動
作をするもので出力OUT2ではオア回路、出力
OUT1ではノア回路を構成し、差動出力が得ら
れ、アクテイブロードを用いているので、電源電
圧＋VDDは低くてよく又入力IN1、IN2に印加され
る矩形波状の電圧は閾値電圧Vrefを中心にして
大きい時は“１”レベル少さい時は“０”レベル
として動作する。
作をするもので出力OUT2ではオア回路、出力
OUT1ではノア回路を構成し、差動出力が得ら
れ、アクテイブロードを用いているので、電源電
圧＋VDDは低くてよく又入力IN1、IN2に印加され
る矩形波状の電圧は閾値電圧Vrefを中心にして
大きい時は“１”レベル少さい時は“０”レベル
として動作する。
而かし入力電圧の振巾が閾値電圧Vrefと等し
い平衡状態を中心にして大きくなり、先にFET
差動増巾器の例で説明した如くＡ領域を経てＢ領
域に入るようになると出力OUT1OUT2の電圧波
形は第４図の出力電圧波形と同様に段が出来出力
電圧波形が劣化する欠点を持つ。
い平衡状態を中心にして大きくなり、先にFET
差動増巾器の例で説明した如くＡ領域を経てＢ領
域に入るようになると出力OUT1OUT2の電圧波
形は第４図の出力電圧波形と同様に段が出来出力
電圧波形が劣化する欠点を持つ。
(c) 発明の目的
本発明の目的は上記の欠点をなくし、大振巾入
力信号時リミツタ効果が高く出力電圧波形を劣化
させないソース結合型FETの増巾回路の提供に
ある。
力信号時リミツタ効果が高く出力電圧波形を劣化
させないソース結合型FETの増巾回路の提供に
ある。
(d) 発明の構成
本発明は上記の目的を達成するために、JFET
又はMESFETをドライバFETとし、該ドライバ
FETの各アクテイブロードとしてFETを使用し、
前記ドライバFETのソースを結合して電界効果
トランジスタ差動増幅回路又はSCFLを構成する
ソース結合型電界効果トランジスタ増幅回路にお
いて、前記ドライバFETとアクテイブロード
FETの各接続点に、ソース・ゲート間を短絡し
たFETによる電流源と該電流源を該接続点に接
続するレベルシフトダイオードとを設け、該各ア
クテイブロードFETの飽和ドレイン電流を前記
各ドライバFETの共通ソースに接続される電流
源の飽和電流値と等しいか又は大きくし、該各ア
クテイブロードFETに流れる電流を夫々２つに
分け、一方を前記ドライバFETに、他方を前記
レベルシフトダイオードを経て前記電流源に流す
ようにしたことを特徴とするもので、ドライバ
FETから見た負荷曲線を変化させ、小振幅の入
力に対しては負荷抵抗を高くし、大振幅の入力に
対しては負荷抵抗を下げ、リミタ効果をよくする
と共に出力波形を良好にしたものである。
又はMESFETをドライバFETとし、該ドライバ
FETの各アクテイブロードとしてFETを使用し、
前記ドライバFETのソースを結合して電界効果
トランジスタ差動増幅回路又はSCFLを構成する
ソース結合型電界効果トランジスタ増幅回路にお
いて、前記ドライバFETとアクテイブロード
FETの各接続点に、ソース・ゲート間を短絡し
たFETによる電流源と該電流源を該接続点に接
続するレベルシフトダイオードとを設け、該各ア
クテイブロードFETの飽和ドレイン電流を前記
各ドライバFETの共通ソースに接続される電流
源の飽和電流値と等しいか又は大きくし、該各ア
クテイブロードFETに流れる電流を夫々２つに
分け、一方を前記ドライバFETに、他方を前記
レベルシフトダイオードを経て前記電流源に流す
ようにしたことを特徴とするもので、ドライバ
FETから見た負荷曲線を変化させ、小振幅の入
力に対しては負荷抵抗を高くし、大振幅の入力に
対しては負荷抵抗を下げ、リミタ効果をよくする
と共に出力波形を良好にしたものである。
(e) 発明の実施例
以下本発明の実施例につき図に従つて説明す
る。
る。
第７図は本発明の実施例のFET差動増巾回路
の回路図、第８図は第７図の場合の出力電圧
V01′に対応したFET TR6のドレイン電流とレベ
ルシフトダイオードD1によりレベルシフト（電
位変換）された電流源FET TR8のドレイン電流
と、その差として得られるドライバFET TR1を
流れる電流i1（即ちドライバFET TR1のFET
TR6，TR8による負荷曲線）の特性図、第９図は
第８図の場合の入力電圧V1が変化した場合の出
力電圧V01′V02′の電圧変化を示す特性図、第１０
図は第７図の回路で入力電圧の変化に対する出力
電圧の波形図である。
の回路図、第８図は第７図の場合の出力電圧
V01′に対応したFET TR6のドレイン電流とレベ
ルシフトダイオードD1によりレベルシフト（電
位変換）された電流源FET TR8のドレイン電流
と、その差として得られるドライバFET TR1を
流れる電流i1（即ちドライバFET TR1のFET
TR6，TR8による負荷曲線）の特性図、第９図は
第８図の場合の入力電圧V1が変化した場合の出
力電圧V01′V02′の電圧変化を示す特性図、第１０
図は第７図の回路で入力電圧の変化に対する出力
電圧の波形図である。
図中第１図と同一機能のものは同一記号で示
す。
す。
TR6，TR7は同一特性のアクテイブロードとし
てのFET、TR8，TR9は同一特性のFETでレベ
ルシフト用ダイオードD1，D2（D1，D2は同一特
性）とで非線形特性を持つ電流源を構成する。
てのFET、TR8，TR9は同一特性のFETでレベ
ルシフト用ダイオードD1，D2（D1，D2は同一特
性）とで非線形特性を持つ電流源を構成する。
i1はFET TR1に流れる電流を示し、FET
TR6，TR7の飽和電流はFET TR5の飽和電流と
等しく２ｍＡとしFET TR8，TR9の飽和電流は
１ｍＡとする。又第８図第９図のＥ点はFET
TR1，TR2が平衡状態にある時のFET TR1の電
流点であり出力電圧V01′V02′の動作範囲の中心点
である。又V01′，V02′はFET TR1，TR2の出力
電圧を示す。
TR6，TR7の飽和電流はFET TR5の飽和電流と
等しく２ｍＡとしFET TR8，TR9の飽和電流は
１ｍＡとする。又第８図第９図のＥ点はFET
TR1，TR2が平衡状態にある時のFET TR1の電
流点であり出力電圧V01′V02′の動作範囲の中心点
である。又V01′，V02′はFET TR1，TR2の出力
電圧を示す。
又入力IN2はアースされているものとして説明
する。
する。
電流源FET TR8の電流は、第８図に示すよう
に、ドライバFET TR1，TR2の共通ソースの電
圧（第８図の０電圧）の時０になるようにダイオ
ードD1によりレベルシフトされており、出力電
圧V01′が小さくなり０に近づくと電流源FET
TR8の電流は非飽和領域になつて小さくなるよう
になつており、出力電圧V01′が０の時０になる。
従つてFET TR1に流れる電流i1は、FET TR6の
飽和電流が２ｍＡであるので飽和電流に押さえら
れることなくFET TR8に流れる電流が少さくな
つた分だけ大きくなり出力電圧V01′が０になつた
点では２ｍＡになる。
に、ドライバFET TR1，TR2の共通ソースの電
圧（第８図の０電圧）の時０になるようにダイオ
ードD1によりレベルシフトされており、出力電
圧V01′が小さくなり０に近づくと電流源FET
TR8の電流は非飽和領域になつて小さくなるよう
になつており、出力電圧V01′が０の時０になる。
従つてFET TR1に流れる電流i1は、FET TR6の
飽和電流が２ｍＡであるので飽和電流に押さえら
れることなくFET TR8に流れる電流が少さくな
つた分だけ大きくなり出力電圧V01′が０になつた
点では２ｍＡになる。
従つてこのａ〜ｂ領域ではFET TR6は非飽和
領域にあるため負荷抵抗は少さく、FET TR1の
負荷抵抗は少さい。第８図のｂ〜ｃ領域では
FET TR8，TR6共に飽和領域であるため共に負
荷抵抗は大きくFET TR1の負荷抵抗は大きい。
尚出力電圧V01′がｂ点以上の場合はダイオードD1
のインピーダンスはほぼ０と考えられる。
領域にあるため負荷抵抗は少さく、FET TR1の
負荷抵抗は少さい。第８図のｂ〜ｃ領域では
FET TR8，TR6共に飽和領域であるため共に負
荷抵抗は大きくFET TR1の負荷抵抗は大きい。
尚出力電圧V01′がｂ点以上の場合はダイオードD1
のインピーダンスはほぼ０と考えられる。
第８図のｃ〜ｄ領域ではFET TR6は非飽和領
域であるためFET TR1の負荷抵抗は少さい。
域であるためFET TR1の負荷抵抗は少さい。
入力IN1IN2の入力電圧が等しく例えば０で
FET TR1，TR2が平衡状態にある時のFET
TR1の電流i1を出力電圧V01′の変化する電圧範囲
の中点第８図のＥ点に選ぶことにより出力電圧
V01′V02′は第９図に示す如く入力電圧V1が小振巾
の間〔第８図のｂ〜ｃ領域〕はｂ〜ｃ間に示す如
くFET TR1TR2の利得は大きく、出力電圧
V01′V02′は急激に変化し入力電圧V1の値が０より
小さくなり出力電圧V01′V02′が第８図のｃ〜ｄ領
域、又は入力電圧V1の値が０より大きくなり出
力電圧V01′V02′が第８図のａ〜ｂ領域になると
FET TR1，TR2の利得は減少し第９図のａ〜
ｂ，ｃ〜ｄ間に示す如くリミツタとして動作し、
入力電圧V1が上記より更に小さく又は大きくな
ると出力電圧V01′，V02′は０又は電源電圧VDDと
なり一定となる。
FET TR1，TR2が平衡状態にある時のFET
TR1の電流i1を出力電圧V01′の変化する電圧範囲
の中点第８図のＥ点に選ぶことにより出力電圧
V01′V02′は第９図に示す如く入力電圧V1が小振巾
の間〔第８図のｂ〜ｃ領域〕はｂ〜ｃ間に示す如
くFET TR1TR2の利得は大きく、出力電圧
V01′V02′は急激に変化し入力電圧V1の値が０より
小さくなり出力電圧V01′V02′が第８図のｃ〜ｄ領
域、又は入力電圧V1の値が０より大きくなり出
力電圧V01′V02′が第８図のａ〜ｂ領域になると
FET TR1，TR2の利得は減少し第９図のａ〜
ｂ，ｃ〜ｄ間に示す如くリミツタとして動作し、
入力電圧V1が上記より更に小さく又は大きくな
ると出力電圧V01′，V02′は０又は電源電圧VDDと
なり一定となる。
この第９図の特性を用い、入力電圧V1が大振
巾の正弦波で変化する場合出力電圧V01′V02′の波
形を示すと第１０図の如くリミツタ効果の大きな
段のない波形となり波形は劣化せず又入力電圧
V1が第９図のａ〜ｂ領域以上になり、FET TR1
の電流が１ｍＡ以上になると、FET TR5の飽和
電流は２ｍＡであるのでFET TR6の電流は其の
分減少し１ｍＡ以下になり又入力電圧V1が第９
図のｃ〜ｄ領域以下になりFET TR1の電流が１
ｍＡ以下になるとFET TR6の電流は其の分増加
し１ｍＡ以上となるので、FET TR1のゲート・
ソース間に電流が流れても出力波形に段がつくこ
となく、リミツトされるようになる。
巾の正弦波で変化する場合出力電圧V01′V02′の波
形を示すと第１０図の如くリミツタ効果の大きな
段のない波形となり波形は劣化せず又入力電圧
V1が第９図のａ〜ｂ領域以上になり、FET TR1
の電流が１ｍＡ以上になると、FET TR5の飽和
電流は２ｍＡであるのでFET TR6の電流は其の
分減少し１ｍＡ以下になり又入力電圧V1が第９
図のｃ〜ｄ領域以下になりFET TR1の電流が１
ｍＡ以下になるとFET TR6の電流は其の分増加
し１ｍＡ以上となるので、FET TR1のゲート・
ソース間に電流が流れても出力波形に段がつくこ
となく、リミツトされるようになる。
このことはFET TR2についても云えることで
ある。
ある。
尚出力OUT1 OUT2は、出力電圧V01′V02′で示
す点よりダイオードD1，D2を経た点であるので
出力OUT1，OUT2の出力電圧は、出力電圧
V01′V02′の電圧が第８図のｂ点以上であれば同じ
電位を示し、ｂ点以下であれば出力電圧
V01′V02′の電圧より急激に減少するが段が出来る
ようなことはない。
す点よりダイオードD1，D2を経た点であるので
出力OUT1，OUT2の出力電圧は、出力電圧
V01′V02′の電圧が第８図のｂ点以上であれば同じ
電位を示し、ｂ点以下であれば出力電圧
V01′V02′の電圧より急激に減少するが段が出来る
ようなことはない。
第１１図は本発明の別の実施例のSCFLの回路
図である。
図である。
図中第５図と同一機能のものは同一記号で示
す。
す。
TR5′〜TR9′はFET、D1′D2′は同一特性のレベ
ルシフト用ダイオードでFET TR8′TR9′と共に
非線形特性を持つ電流源を構成する。
ルシフト用ダイオードでFET TR8′TR9′と共に
非線形特性を持つ電流源を構成する。
第１１図で第５図と異なる点はアクテイブロー
ドとしてのFET TR6′TR7′の飽和電流を電流源
FET TR5′の飽和電流例えば２ｍＡと等しいか以
上にし、ダイオードD1′FET TR8′及びダイオー
ドD2′FET TR9′よりなる非線形特性を持つ電流
源を追加した点である。
ドとしてのFET TR6′TR7′の飽和電流を電流源
FET TR5′の飽和電流例えば２ｍＡと等しいか以
上にし、ダイオードD1′FET TR8′及びダイオー
ドD2′FET TR9′よりなる非線形特性を持つ電流
源を追加した点である。
第１１図の場合FET TR1′，TR1″，TR2′の負
荷抵抗の変化は第７図の回路で第８図で説明した
と同様でIN1IN2の入力電圧が閾値電圧Vrefと等
しい平衡状態から離れて大振巾の“１”レベル又
は“０”レベルの矩形波となつてもリミツタ効果
は高く、出力OUT1OUT2の出力電圧波形には段
を生じない矩形波となり出力波形を劣化すること
はなく、又、FET TR1′，TR1″，TR2′のゲー
ト・ソース間に電流が流れても出力波形に段がつ
くことなくリミツトされるようになる。
荷抵抗の変化は第７図の回路で第８図で説明した
と同様でIN1IN2の入力電圧が閾値電圧Vrefと等
しい平衡状態から離れて大振巾の“１”レベル又
は“０”レベルの矩形波となつてもリミツタ効果
は高く、出力OUT1OUT2の出力電圧波形には段
を生じない矩形波となり出力波形を劣化すること
はなく、又、FET TR1′，TR1″，TR2′のゲー
ト・ソース間に電流が流れても出力波形に段がつ
くことなくリミツトされるようになる。
(f) 発明の効果
以上詳細に説明せる如く本発明によれば小信号
入力に対しては利得が大きく大信号入力に対して
はリミツタ効果が大きく、ドライバFETのゲー
ト・ソース間に電流が流れても出力波形に段がつ
くことなくリミツトされるようになる効果があ
る。
入力に対しては利得が大きく大信号入力に対して
はリミツタ効果が大きく、ドライバFETのゲー
ト・ソース間に電流が流れても出力波形に段がつ
くことなくリミツトされるようになる効果があ
る。
第１図は従来例のソース結合電界効果トランジ
スタ差動増巾回路の回路図、第２図は第１図の回
路の各電界効果トランジスタの静特性図、第３図
は第２図に対応して入力電圧V1の変化に対する
出力電圧V01，V02の電圧変化を示す特性図、第
４図は入力電圧の変化に対する出力電圧の波形
図、第５図は、従来例のソース結合電界効果トラ
ンジスタ論理回路の回路図、第６図は第５図の回
路の図記号、第７図は本発明の実施例のソース結
合電界効果トランジスタ差動増巾回路の回路図、
第８図は第７図の回路の各電界効果トランジスタ
の静特性図、第９図は第８図に対応して入力電圧
V1の変化に対する出力電圧V01′V02′の電圧変化を
示す特性図、第１０図は第７図の回路で入力電圧
の変化に対する出力電圧の波形図、第１１図は本
発明の実施例のソース結合電界効果トランジスタ
論理回路の回路図を示す。 図中TR1〜TR9，TR1′〜TR9′，TR1″はFET、
D1，D1′，D2，D2′はダイオード、＋VDDは正の電
源電圧、−VSSは負の電源電圧、V01，V02，
V01′V02′は出力電圧、V1は入力電圧、Vrefは閾
値電圧、を示す。
スタ差動増巾回路の回路図、第２図は第１図の回
路の各電界効果トランジスタの静特性図、第３図
は第２図に対応して入力電圧V1の変化に対する
出力電圧V01，V02の電圧変化を示す特性図、第
４図は入力電圧の変化に対する出力電圧の波形
図、第５図は、従来例のソース結合電界効果トラ
ンジスタ論理回路の回路図、第６図は第５図の回
路の図記号、第７図は本発明の実施例のソース結
合電界効果トランジスタ差動増巾回路の回路図、
第８図は第７図の回路の各電界効果トランジスタ
の静特性図、第９図は第８図に対応して入力電圧
V1の変化に対する出力電圧V01′V02′の電圧変化を
示す特性図、第１０図は第７図の回路で入力電圧
の変化に対する出力電圧の波形図、第１１図は本
発明の実施例のソース結合電界効果トランジスタ
論理回路の回路図を示す。 図中TR1〜TR9，TR1′〜TR9′，TR1″はFET、
D1，D1′，D2，D2′はダイオード、＋VDDは正の電
源電圧、−VSSは負の電源電圧、V01，V02，
V01′V02′は出力電圧、V1は入力電圧、Vrefは閾
値電圧、を示す。
Claims (1)
- 【特許請求の範囲】 １ ゲート電極としてｐ−ｎ接合又は金属・半導
体整流接触を用いたFET（電界効果トランジス
タ）をドライバFET対とし、該ドライバFET対
の各アクテイブロードとしてFETを使用し、前
記ドライバFET対のソースを結合し電界効果ト
ランジスタ差動増幅回路を構成するソース結合型
電界効果トランジスタ増幅回路において、 前記ドライバFETとアクテイブロードFETの
各接続点に、ソース・ゲート間を短絡したFET
による電流源と該電流源を該接続点に接続するレ
ベルシフトダイオードとを設け、 該各アクテイブロードFETの飽和ドレイン電
流を前記各ドライバFETの共通ソースに接続さ
れる電流源の飽和電流値と等しいか又は大きく
し、該各アクテイブロードFETに流れる電流を
夫々２つに分け、一方を前記ドライバFETに、
他方を前記レベルシフトダイオードを経て前記電
流源に流すようにしたことを特徴とするソース結
合型電界効果トランジスタ増幅回路。 ２ ゲート電極としてｐ−ｎ接合又は金属・半導
体整流接触を用いたFET（電界効果トランジス
タ）を各ドライバFETとし、該ドライバFETの
各アクテイブロードとしてFETを使用し、電界
効果トランジスタ論理回路を構成するソース結合
型電界効果トランジスタ増幅回路において、 前記ドライバFETとアクテイブロードFETの
各接続点に、ソース・ゲート間を短絡したFET
による電流源と該電流源を該接続点に接続するレ
ベルシフトダイオードとを設け、 該各アクテイブロードFETの飽和ドレイン電
流を前記各ドライバFETの共通ソースに接続さ
れる電流源の飽和電流値と等しいか又は大きく
し、該各アクテイブロードFETに流れる電流を
夫々２つに分け、一方を前記ドライバFETに、
他方を前記レベルシフトダイオードを経て前記電
流源に流すようにしたことを特徴とするソース結
合型電界効果トランジスタ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166126A JPS5955612A (ja) | 1982-09-24 | 1982-09-24 | ソ−ス結合型電界効果トランジスタ増巾回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166126A JPS5955612A (ja) | 1982-09-24 | 1982-09-24 | ソ−ス結合型電界効果トランジスタ増巾回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955612A JPS5955612A (ja) | 1984-03-30 |
| JPH0115203B2 true JPH0115203B2 (ja) | 1989-03-16 |
Family
ID=15825510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166126A Granted JPS5955612A (ja) | 1982-09-24 | 1982-09-24 | ソ−ス結合型電界効果トランジスタ増巾回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955612A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220421A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | 差動論理回路の基準電圧回路 |
| JPH02266715A (ja) * | 1989-03-07 | 1990-10-31 | Kogo Denno Kofun Yugenkoshi | Ｍｏｓアナログ増幅器及びｃｍｏｓ定常電流源 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51105749A (ja) * | 1975-03-14 | 1976-09-18 | Nippon Electric Co | |
| JPS5260552A (en) * | 1975-11-12 | 1977-05-19 | Ibm | Constanttgain differential amplifier |
-
1982
- 1982-09-24 JP JP57166126A patent/JPS5955612A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51105749A (ja) * | 1975-03-14 | 1976-09-18 | Nippon Electric Co | |
| JPS5260552A (en) * | 1975-11-12 | 1977-05-19 | Ibm | Constanttgain differential amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5955612A (ja) | 1984-03-30 |
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