JPH02266715A

JPH02266715A - Ｍｏｓアナログ増幅器及びｃｍｏｓ定常電流源

Info

Publication number: JPH02266715A
Application number: JP1054175A
Authority: JP
Inventors: Gyokin Ri; 李　暁均
Original assignee: KOGO DENNO KOFUN YUGENKOSHI
Current assignee: KOGO DENNO KOFUN YUGENKOSHI
Priority date: 1989-03-07
Filing date: 1989-03-07
Publication date: 1990-10-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ＭＯＳアナログＮＯＲ増幅器に関し、特にプ
ログラマブルアレイロジック（以下ＰＡＬ）を構成する
のに用いられるディジタル演算を行なうのにＣＭＯＳア
ナログ増幅器の技術を用いるＣＭＯＳアナログＮＯＲ増
幅器に関する。

従来の技術とその問題点高速のプログラマグルアレイロジック（ＰＡＬ）は、ス
ーパーミニコンピユータ及びスーパーマイクロコンピュ
ータ等の高速ディジタルシステムを構築する際に鍵とな
る集積回路である。これらの高速ＰＡＬでのアクセス時
間は通常１５ｎｓ（ナノ秒）未満であることが要求され
る。このため市販されている高速ＰＡＬは典型的には高
度のバイポーラアクノロジーによって製造される。しか
しバイポーラテクノロジーはＣＭＯＳテクノ〔１ジーよ
り複雑で費用がかかる。これに対しＣＭＯＳテクノロジ
ーは一般にバイポーラテクノ［１ジーによる如き高度の
性能特性を提供しえない。つまりＣＭＯＳテクノロジー
を用いて構成されたＰＡｌ、では、バイポーラテクノロ
ジーを用いて構成されたＰＡＬよりアクセス時間が大幅
に長くなる。

第１図は、ＰＡＬを構成するのに用いられる従来のＣＭ
ＯＳＮＯＲゲートを示す。図示のＣＭＯＳＮＯＲゲート
では、２つのＮＭＯＳトランジスタが並列に接続されて
ＮＭＯＳドライバを形成し２つのＰＭＯＳトランジスタ
が直列に取り付けられてＰＭＯＳ負荷を構成する。端子
Ａ又はＢがロジック１とされると、出力端子は接地され
る。

出力端子と電源■口Ｏとの間にパスは生じえない。

入力端子△及びＢがロジックＯとされると、ＮＭＯＳト
ランジスタは両方とも閉鎖し、ＰＭＯＳトランジスタが
両方とも開放するので出力端子はロジック１となる。

速度の問題のばか従来のＣＭＯＳＮＯＲゲートには「パ
ワーバウンス問題」と称せられる欠点がある。入力端子
Ａがロジック１で入力端子ＢがロジックＯである時は、
出力端子ＹはロジックＯである。ここで、入力端子Ａが
ロジック１からロジックＯにシフトする場合出力端子Ｙ
はロジック０からロジック１へ変化するが、入力及び出
力端子の状態のシフト中にＮＭＯＳ及びＰＭＯＳトラン
ジスタの全てが導通状態となって電流スパイクが■口０
電源から大地へと流れる瞬間があるという問題が生じる
。同様に出力端子Ｙがロジック１からロジックＯヘシフ
トする場合には、同様の、ただし逆方向の電流スパイク
が発生する。これらの電流スパイクは、ロジック回路内
の自然誘導によってＣＭＯＳＮＯＲゲートに雑音電圧を
発生せしめ、それによりＣＭＯＳＮＯＲゲートの性能が
劣化する。また従来のＣＭＯＳＮＯＲゲートをアドレス
デコーダ等の構成に用いる場合には、ＣＭＯＳＮＯＲゲ
ートは前記の電流スパイクのためにＶＤＤからの交番的
な電流パワーを消費する。

スパイクの頻度は、ＣＰＵが出すアドレスの周波数に依
存するから、消費される交番的な電流パワーもＣＰＵか
ら出るアドレス信号の周波数に依存するので常に変化す
る。従って必要とされるパワー予算、つまり必要なＶＤ
Ｄ電源容量の制御は容易ではない。

問題点を解決するための手段本発明によれば、入力及び出力に標準的ＮＯＲゲートロ
ジック機能及び標準的ＯＲゲートロジック機能の両方を
有するため高速のＭｏ８　　ＮＯＲゲート、特にＣＭＯ
ＳＮＯＲゲートが複雑で費用のかかるバイポーラテクノ
ロジーによらずに得られるようにしたＭＯＳアナログＮ
ＯＲ増幅器を形成するよう差動増幅器類似の回路が用い
られる。

また本発明によれば、電流スパイクが発生せｆ１従って
ロジック演算での雑音が非常に低く、ＶＤＤ電源予算の
設定が容易である点で従来技術のＣＭＯＳＮＯＲゲート
より優れるＣＭＯＳアナログＮＯＲ増幅器が提供される
。

また本発明によれば、ロジック過渡応答が従来技術によ
り非常に高速になるように低出力インピーダンスが得ら
れるよう低利得増幅器の特性を用いるＭＯＳアナログＮ
ＯＲ増幅器が提供される。

さらに本発明によれば、様々な場合で有用であるが特に
ＣＭＯＳアナログＮＯＲ増幅器と組み合わされた時に増
幅器のミラーキャパシタを絡げ口としてＣＭＯＳアナロ
グＮＯＲ増幅器の過度応答性をさらに強化し非常に高速
度で低価格なロジックゲートが得られるようにする定常
電流源が提供される。

実施例第２図を参照するに、第２図は本発明によるＣＭＯＳア
ナログＮＯＲ増幅器の一実施例を示す。

基準ＮＭＯＳトランジスタは、定常電流源３に接続され
るソース端子と、基準電源Ｖｒに結合されるゲート端子
と、第１のプルアップＰＭＯ３Ｉ−ランジスタ４に取り
付けられるドレイン端子とを有する。複数の入力ＮＭＯ
Ｓトランジスタ２１゜２２、・・・、２Ｎはそれぞれ定
常電流源３に接続されるソース端子と、第２のプルアッ
プＰＭＯＳトランジスタ５に接続されるドレイン端子と
を有する。複数の入力ＮＭＯＳトランジスタ２１．２２
゜・・・　２Ｎのゲート端子には入力信号が印加される
。

ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタはＣＭ
ＯＳロジックゲートからなる。第１及び第２のプルアッ
プＰＭＯＳトランジスタの他端は両方ともＶＤＤ電圧源
に結合され、また定常電流源３の他端は接地される。

ＣＭＯＳアナログＮＯＲ増幅器の構成及び動作原理は差
動増幅器の場合によく似ている。［ｌシック１を表わす
基準電圧より高い電圧の信号が含まれている入力Ｖ＋　
＊　Ｖ２　＊・・・、ＶＮが、複数の入力ＮＭＯＳトラ
ンジスタ２１，２２．・・・、２Ｎのゲートに印加され
ると、ロジック１の信号を供給された入力ＮＭＯＳトラ
ンジスタは導通してＭＯＳ特性曲線の飽和領域にとどま
り、基準トランジスタ１を含む他の全てのＭＯＳトラン
ジスタは遮断される。従って定常電流源からの全ての電
流は第２のプルアップＰＭＯＳトランジスタ５を流れ、
第１のプルアップＰＭＯＳトランジスタ４には電流が流
れない。従って、■を定常電流３の電流。

Ｒを第１又は第２のプルアップＰＭＯＳトランジスタの
抵抗、基準ＮＭＯＳトランジスタ１のドレイン端子にお
ける電圧をＶＤＤとすると、複数の入力ＭＯＳｔ−ラン
ジスタのドレイン端子における電圧Ｇ、ｔＶＤＤ−ＩＸ
Ｒとなる。全ての入力■＋　、Ｖ２　。

・・・、ＶＮが基準電圧より低い場合には、全ての電流
は第１のプルアップＰＭＯＳトランジスタ４を流れ、第
２のＰＭＯＳトランジスタ５には電流は流れない。従っ
て複数の入力ＮＭＯ３）−ランジスタのドレイン端子に
おける電圧はＶＤＤとなり、基準ＮＭｏ８ｔ−ランジス
タのドレイン端子における電圧ＶＤＤ−ＩＸＲとなる。

よって複数の入力ＮＭＯＳトランジスタのドレイン端子
側の出力端子で標準的なＮＯＲゲート動作が実現され、
基準ＮＭＯＳトランジスタのドレイン端子側の出力端子
では標準的なＯＲゲート動作が実現される。正確に相補
的な信号が得られるということは応用によっては非常に
重要なことがあり、これが本発明の別の利点の役に立つ
。

あるいは、基準トランジスタ１及び複数の入力トランジ
スタ２１．２２．・・・、２ＮをＰＭＯＳ型とし、第１
及び第２のプルアップトランジスタ４゜５をＮＭＯＳ型
とすることもできる。この場合は定常電流源３は、電流
の方向を逆にされ・一端をＶＤＤ電圧源に接続され、ま
た第１及び第２のプルアップトランジスタは一端をそれ
ぞれ接地されるようにしなければならない。

あるいはまた、基準トランジスタ１及び複数の入力トラ
ンジスタ２１．２２．・・・、２ＮをＮＭＯＳ型又はＰ
ＭＯ３型とし、そしてプルアップトランジスタを用いる
代わりに受動形プルアップトランジスタ等を用いるよう
にすることもできる。この場合に形成されるロジックゲ
ートはＮＭＯＳアナログＮＯＲ増幅器又はＰＭＯＳアナ
ログ増幅器となる。

従来のＣＭＯＳＮＯＲゲートでは出力電圧及び入力電圧
の振れはＶＤＤから大地までであった。

過渡応答はＲを出力インピーダンス、Ｃを出力キャパシ
タンスとしてＲＸＣに比例するから、出力キャパシタン
スが大きい場合には前記振れの過渡応答は遅くなる。差
動増幅器の利得が非常に大きいと、高出力インピーダン
スのため過渡特性は大きく劣化する。ロジック機能を行
なうには、高利得特性は必須ではない。ロジック動作に
は利得２で充分すぎる程である。例えば１ｖの入力電圧
の振れが２Ｖの出力電圧の振れを生ずるのが［１シツク
ゲートとして適切である。増幅器の利得が大幅に低減さ
れるならば出力インピーダンスは大幅に低下し過渡特性
が改善される従って本発明のＭＯＳ　　ＮＯＲゲートで
は、過渡応答、つまり［１シツク０からロジック１へ又
はロジック１からロジック０への速度が従来のＮＯＲゲ
ートと比べて大きく上昇する。

また本発明のＭＯＳアナログＮＯＲ増幅器には、増幅器
のミラーキャパシタンス効果が減らせるという別の重要
な特徴がある。周知の如く、ＭＯＳトランジスタ増幅器
には、「ミラーキャパシタンス」と称されるドレイン端
子とゲート端子との間の実効キャパシタは、はぼドレイ
ン端子とゲート端子との間の物理的キャパシタンスの増
幅器の利得倍となる。前述の如く過渡応答特性は、Ｒを
出力インピーダンスとしＣを出力キャパシタンスとして
、ＲｘＣに正比例する。ＮＯＲ増幅器の動作速度を上げ
るにはミラーキャパシタンスはできる限り減らす必要が
ある。ドレイン端子のゲート端子に対する電圧差が逆バ
イアスに保たれるならばそのミラーキャパシタンスは略
０となる。より正確には、ミラーキャパシタンスを減ら
し過渡応答を改善するにはドレイン端子のゲート端子に
対する電圧差は、常にＭＯ３ＦＥＴトランジスタのドレ
イン−ゲート閾値電圧Ｖｔ以下となるようにするのが望
ましい。

第３図は、複数の入力トランジスタ２１．２２・・・　
２Ｎのドレイン−ゲート電圧を閾値電圧■（以下に保つ
よう本発明で用いられる定常電流源３を示す。

定常電流源３は、本実施例では定常電圧Ｖ　ＤＤ−Ｖｒ
に接続される十入力端子と、ＰＭＯＳトランジスタのソ
ース端子に結合される一入力端子と、ＰＭＯＳトランジ
スタ３２のゲート端子に取り付けられる出力端子とを有
する演算増幅器３１力＼らなる。ＰＭＯＳトランジスタ
３２のソース端子は、全ての点で第１及び第２のプルア
ップＰＭＯＳトランジスタと正確に同一の整合プルフッ
１ＰＭＯＳトランジスタ３３にも接続される。整合プル
フッ１ＰＭＯＳトランジスタ３３の一端はＶＤＤ電圧源
に接続される。ＰＭＯＳトランジスタ３２のドレイン端
子は、第１のＮＭＯＳトランジスタ３４のドレイン端子
に取り付けられる。第１のＮＭＯＳトランジスタ３４の
ゲート端子はそのドレイン端子に接続され、ソース端子
は接地される。第１のＮＭＯＳトランジスタ３４のゲー
ト端子は、第２のＮＭＯ３ｔ−ランジスタ３５のゲート
端子に接続され、第２のＮＭＯＳトランジスタ３５のソ
ース端子は接地される。

第１のＮＭＯＳトランジスタ３４と第２のＮＭＯＳトラ
ンジスタ３５とは、第１のＮＭＯＳトランジスタのドレ
イン端子を流れる電流が第２のトランジスタのドレイン
端子にも現われる１゛カレントミラー」を構成する。演
算増幅器３１の（−入力端子と一入力端子は事実上短絡
されているからＰＭＯＳトランジスタ３２のソース端子
はＶＤ［ｌＶｒに等しい。整合プルアップＰＭＯＳトラ
ンジスタ３３のインピーダンスが、温度変動、製造工程
等にかかわりなく第１及び第２のプルグツ１ＰＭＯＳト
ランジスタ４，５のインピーダンスと正確に同一である
ため、ＣＭＯＳアナログＮＯＲ増幅器で定常電流源３を
用いると、複数の入力ＮＭＯＳトランジスタのドレイン
端子は、入力ＮＭＯＳトランジスタのゲート端子の少な
くとも１つにロジック１が入力されて定常電流が第２の
プルアップＰＭＯＳｔ−ランジスタ５を流れるならば、
ロジック０を表わすＶＤＤ−Ｖｒｌ、：Ｉｆｆ持される
。勿論複数の入力ＮＭＯＳｔ−ＭＯＳトランジスタ力が
ロジックＯであるなら、Ｍ２のプルグツ１ＰＭＯＳトラ
ンジスタ５には電流は流れず、複数の入力ＮＭＯＳトラ
ンジスタのドレイン端子の電圧は、ロジック１を表わす
ＶＤＤとなる。

以上より明らかな如く、入力端子における最高電圧、つ
まりロジック１が、ＶＴをＭＯＳＦＥＴトランジスタの
ドレイン端子とゲート端子との間の閾値電圧としてＶＤ
Ｏ−Ｖｒ　＋ＶＴ以下に維持されるなら、複数の入力Ｎ
ＭＯＳのミラー４°ヤパシタンスは略ピロに維持されて
、過渡応答は大幅に改善され、高速ＮＯＲゲートが得ら
れる。出力端子と入力端子との間の電圧レベルの相違は
、ボルテージシフターにより解決される。あるいは、本
発明の複数のＭＯＳアナログＮＯＲ増幅器を、所望のプ
ール式が得られるようカスケード接続して、カスケード
接続されたＭＯＳアナログ増幅器の第２段以降は入力端
子と出力端子とでロジック１又はロジック０の電圧レベ
ルが同じになるようにしてもよく、それは設計上の選択
による。

ＰＭＯＳ型の基準トランジスタ及び入力トランジスタ及
びＮＭＯＳ型の第１及び第２のプルアップトランジスタ
が採用される場合には、定常電流源におけるＭＯＳトラ
ンジスタ型は逆にされねばならない、つまりＮＭＯＳ型
はＰＭＯ３型に変更し、ＰＭＯＳ型はＮＭＯＳ型にしな
ければならない。また、定常電流源においてＶＤＤ電圧
源又は大地に接続される端に対応する端は、それぞれ大
地又はＶＤＤ電圧源に接続されるよう変更されなければ
ならない。

前述の如きロジック動作を行なうＭＯＳトランジスタ差
動増幅器を構成するという技術思想はＮＡＮＤゲート又
は他のロジックゲートの形成に用いることもでき、これ
も本発明の範囲内に入るものである。

以上を要約すると、本願の開示にされているのは、プロ
グラマブルアレイロジック（ＰＡＬ）等の構成、その他
に用いられるのに適するＭＯＳ（好ましくはＣＭＯＳ型
の）アナログＮＯＲ増幅器である。アナログＮＯＲ増幅
器は、一方の分岐にある基準ＭＯＳトランジスタと、第
１のプルアップ手段と、他方の分岐にある複数の入力Ｍ
ＯＳトランジスタと、第２のプルアップ手段と、これら
のＭＯＳトランジスタのソース端子に接続される定常電
流源とからなり、差動増幅器と類似の構成を有する。複
数の入力ＭＯＳトランジスタのゲート端子をロジック入
力端とすると、そのドレイン端子は標準的ＮＯＲゲート
の出力端子として働き、基準ＭＯ３ｌ−ランジスタのド
レイン端子は標準的ＯＲゲートの出力端として振舞う。

差動増幅器構造であるため、ＭＯＳアナログＮＯＲ増幅
器はロジック過渡遷移の際の電流スパイクを発生せず、
増幅器の利得は低くできるのでロジック過渡応答をさら
に改善するよう出力インピーダンスを下げることができ
る。またＭＯＳアナログＮＯＲ増幅器で使用される定常
電流源が提供されて、高速でかつ低コストのＮＯＲゲー
トが得られるよう増幅器のミラーキャパシタンスが略せ
口に維持される。

【図面の簡単な説明】

第１図は従来のＣＭＯＳＮＯＲゲートを示す図、第２図
は本発明によるＣＭＯＳアブ［１グＮ。Ｒ増幅器を示す図、第３図は本発明によるＣＭＯＳ定常
電流源を示す図である。１・・・基準トランジスタ、３・・・電流源、４，５゜
３３・・・プルアップトランジスタ、２１．２２．・・
・２Ｎ・・・入力トランジスタ、３１・・・演算増幅器、３２・・・ＰＭＯＳトランジスタ、３４゜３５・・・ＮＭＯＳトランジスタ、Ａ。Ｂ・・・入力端子、Ｙ・・・出力端子。

Claims

【特許請求の範囲】

（１）差動増幅器構成をなしロジック動作を行なうよう
定常電流源と、基準ＭＯＳトランジスタと、１又は複数
の入力ＭＯＳトランジスタからなるＭＯＳアナログ増幅
器。
（２）定常電流源と；該定常電流源に接続されるソース
端子、定常的な基準電圧に接続されるゲート端子、及び
第１のプルアップ手段に接続されるドレイン端子を有す
る基準ＭＯＳトランジスタと；それぞれがソース端子、
ゲート端子及びドレイン端子を有する複数の入力ＭＯＳ
トランジスタとからなり、該入力ＭＯＳトランジスタの
各々のソース端子は該定常電流源に接続され、ドレイン
端子は第２のプルアップ手段に取り付けられてなり、該
入力ＭＯＳトランジスタの各々のゲート端子にロジック
１又はロジック０の信号を印加されると該複数の入力Ｍ
ＯＳトランジスタのドレイン端子は標準的ＮＯＲゲート
としての出力信号を発生し、該基準ＭＯＳトランジスタ
のドレイン端子は標準的ＯＲゲートとしての出力信号を
発生するＭＯＳアナログＮＯＲ増幅器。
（３）該基準ＭＯＳトランジスタ及び該複数の入力ＭＯ
ＳトランジスタはＮＭＯＳトランジスタであり、該第１
及び第２のプルアップ手段は、ＣＭＯＳアナログ増幅器
が形成されるよう一方の端子がＶＤＤ源に接続されるＰ
ＭＯＳトランジスタであり、該定常電流源の一端は接地
されることを特徴とする請求項２記載のＭＯＳアナログ
ＮＯＲ増幅器。
（４）該定常電流源は、電圧源に接続される＋入力端子
、−入力端子、及び出力端子を有する演算増幅器と；該
第１及び第２のＰＭＯＳトランジスタプルアップ手段と
全ての点で同一であり、一端がＶＤＤ源に接続され、他
端が該演算増幅器の−入力端子に取り付けられるＰＭＯ
Ｓ整合プルアップトランジスタと；該演算増幅器の出力
端子に接続されるゲート端子及び該演算増幅器の−入力
端子に結合されるソース端子を有するＰＭＯＳトランジ
スタと；接地されるソース端子、該ＰＭＯＳトランジス
タのドレイン端子に接続されるドレイン端子、及び該Ｐ
ＭＯＳトランジスタのドレイン端子に接続されるゲート
端子を有する第１のＮＭＯＳトランジスタと；接地され
るソース端子、及び該第１のＮＭＯＳトランジスタのゲ
ート端子に結合されるゲート端子を有する第２のＮＭＯ
Ｓトランジスタとからなり、該ＣＭＯＳ定常電流源は、
ＶＤＤ源、該演算増幅器の＋入力端子に取り付けられる
電圧源及び該ＰＭＯＳ整合プルアップトランジスタのイ
ンピーダンスのみにより決まる定常電流が該第２のＮＭ
ＯＳトランジスタのドレイン端子を通つて流れるよう形
成されることを特徴とする請求項３記載のＭＯＳアナロ
グＮＯＲ増幅器。
（５）該基準ＭＯＳトランジスタ及び該複数の入力ＭＯ
ＳトランジスタはＰＭＯＳトランジスタであり、該第１
及び第２のプルアップ手段は、ＣＭＯＳアナログＮＯＲ
増幅器が形成されるよう一方の端子が接地されるＮＭＯ
Ｓトランジスタであり、該定常電流源の一端はＶＤＤ源
に接続されることを特徴とする請求項２記載のＭＯＳア
ナログＮＯＲ増幅器。
（６）該定常電流源は、電圧源に接続される＋入力端子
、−入力端子、及び出力端子を有する演算増幅器と；該
第１及び第２のＮＭＯＳトランジスタプルアップ手段と
全ての点で同一であり、一端が接地され、他端が該演算
増幅器の−入力端子に取り付けられるＮＭＯＳ整合プル
アップトランジスタと；該演算増幅器の出力端子に接続
されるゲート端子及び該演算増幅器の−入力端子に結合
されるソース端子を有するＮＭＯＳトランジスタと；Ｖ
ＤＤ源に接続されるソース端子、該ＮＭＯＳトランジス
タのドレイン端子に接続されるドレイン端子、及び該Ｎ
ＭＯＳトランジスタのドレイン端子に接続されるゲート
端子を有する第１のＰＭＯＳトランジスタと；ＶＤＤ源
に接続されるソース端子、及び該第１のＰＭＯＳトラン
ジスタのゲート端子に結合されるゲート端子を有する第
２のＰＭＯＳトランジスタとからなり、該ＣＭＯＳ定常
電流源は、ＶＤＤ源、該演算増幅器の＋入力端子に取り
付けられる電圧源及び該ＮＭＯＳ整合プルアップトラン
ジスタのインピーダンスのみにより決まる定常電流が該
第２のＰＭＯＳトランジスタのドレイン端子を通つて流
れるよう形成されることを特徴とする請求項５記載のＭ
ＯＳアナログＮＯＲ増幅器。
（７）該第１及び第２のプルアップ手段はプルアップ抵
抗であることを特徴とする請求項２記載のＭＯＳアナロ
グ増幅器。
（８）電圧源に接続される＋入力端子、−入力端子、及
び出力端子を有する演算増幅器と；一端がＶＤＤ源に接
続され、他端が該演算増幅器の−入力端子に取り付けら
れるプルアップ手段と；該演算増幅器の出力端子に接続
されるゲート端子及び該演算増幅器の−入力端子に結合
されるソース端子を有するＰＭＯＳトランジスタと；接
地されるソース端子、該ＰＭＯＳトランジスタのドレイ
ン端子に接続されるドレイン端子、及び該ＰＭＯＳトラ
ンジスタのドレイン端子に接続されるゲート端子を有す
る第１のＮＭＯＳトランジスタと；接地されるソース端
子、及び該第１のＮＭＯＳトランジスタのゲート端子に
結合されるゲート端子を有する第２のＮＭＯＳトランジ
スタとからなり、ＶＤＤ源、該演算増幅器の＋入力端子
に取り付けられる電圧源及び該プルアップ手段のインピ
ーダンスのみにより決まる定常電流が該第２のＮＭＯＳ
トランジスタのドレイン端子を通って流れるよう形成さ
れることを特徴とするＣＭＯＳ定常電流源。
（９）該プルアップ手段はＰＭＯＳトランジスタである
ことを特徴とする請求項８記載のＣＭＯＳ定常電流源。
（１０）該プルアップ手段はプルアップ抵抗であること
を特徴とする請求項８記載のＣＭＯＳ定常電流源。
（１１）電圧源に接続される＋入力端子、−入力端子、
及び出力端子を有する演算増幅器と；一端が接地され、
他端が該演算増幅器の−入力端子に取り付けられるプル
アップ手段と；該演算増幅器の出力端子に接続されるゲ
ート端子及び該演算増幅器の−入力端子に結合されるソ
ース端子を有するＮＭＯＳトランジスタと；ＶＤＤ源に
接続されるソース端子、該ＮＭＯＳトランジスタのドレ
イン端子に接続されるドレイン端子。及び該ＮＭＯＳトランジスタのドレイン端子に接続され
るゲート端子を有する第１のＰＭＯＳトランジスタと；
ＶＤＤ源に接続されるソース端子、及び該第１のＰＭＯ
Ｓトランジスタのゲート端子に結合されるゲート端子を
有する第２のＰＭＯＳトランジスタとからなり、ＶＤＤ
源、該演算増幅器の＋入力端子に取り付けられる電圧源
及び該プルアップ手段のインピーダンスのみにより決ま
る定常電流が該第２のＰＭＯＳトランジスタのドレイン
端子を通って流れるよう形成されることを特徴とするＣ
ＭＯＳ定常電流源。
（１２）該プルアップ手段はＮＭＯＳトランジスタであ
ることを特徴とする請求項１１記載のＣＭＯＳ定常電流
源。
（１３）該プルアップ手段はプルアップ抵抗であること
を特徴とする請求項１１記載のＣＭＯＳ定常電流源。