JPH028486B2 - - Google Patents
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- JPH028486B2 JPH028486B2 JP58159248A JP15924883A JPH028486B2 JP H028486 B2 JPH028486 B2 JP H028486B2 JP 58159248 A JP58159248 A JP 58159248A JP 15924883 A JP15924883 A JP 15924883A JP H028486 B2 JPH028486 B2 JP H028486B2
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- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
- H03K19/09482—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors
- H03K19/09485—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors with active depletion transistors
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- Computing Systems (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、MOS−LSIに用いられるヒステリ
シス特性を有するCMOSシユミツト回路に関す
る。
シス特性を有するCMOSシユミツト回路に関す
る。
この種の従来のCMOS（相補型絶縁ゲート型半
導体装置）型のシユミツトトリガ回路は、たとえ
ば特開昭54−118765号公報に開示されており、第
１図に示すように構成されていた。即ち、１〜４
はそれぞれエンハンスメント型のMOS−FET
（電界効果トランジスタ、以下単にトランジスタ
と言う）、５はCMOSインバータ、Vccおよび
Vssは電源である。この回路において、入力電圧
Viが0Vのときには、トランジスタ１がオフ、ト
ランジスタ２，３，４がオン、出力電圧Voは
0V、トランジスタ４はオフになつている。Viが
0V→Vccに上昇するとき、トランジスタ４がオ
ンの状態ではＰチヤンネルトランジスタ３，２，
４の合成インピーダンスに比べてＮチヤンネルト
ランジスタ１のインピーダンスが大きいので、
ViがVcc／２より高いある値VTHになるとノードＢ の電圧VBがVcc／２より低くなり、これにより CMOSインバータ５の出力電圧Ｖが0V→Vcc
に反転し、トランジスタ４はオフになる。これに
対して、ViがVcc→0Vに降下するとき、トラン
ジスタ４がオフの状態ではＰチヤンネルトランジ
スタ３，２，４の合成インピーダンスに比べてＮ
チヤンネルトランジスタ１，２，３のインピーダ
ンスが小さいので、ViがVcc／２より低いある値 VTLになるとノードＢの電圧VBがVcc／２より高く なり、これによりCMOSインバータ５の出力電
圧ＶがVcc→0Vになる。
導体装置）型のシユミツトトリガ回路は、たとえ
ば特開昭54−118765号公報に開示されており、第
１図に示すように構成されていた。即ち、１〜４
はそれぞれエンハンスメント型のMOS−FET
（電界効果トランジスタ、以下単にトランジスタ
と言う）、５はCMOSインバータ、Vccおよび
Vssは電源である。この回路において、入力電圧
Viが0Vのときには、トランジスタ１がオフ、ト
ランジスタ２，３，４がオン、出力電圧Voは
0V、トランジスタ４はオフになつている。Viが
0V→Vccに上昇するとき、トランジスタ４がオ
ンの状態ではＰチヤンネルトランジスタ３，２，
４の合成インピーダンスに比べてＮチヤンネルト
ランジスタ１のインピーダンスが大きいので、
ViがVcc／２より高いある値VTHになるとノードＢ の電圧VBがVcc／２より低くなり、これにより CMOSインバータ５の出力電圧Ｖが0V→Vcc
に反転し、トランジスタ４はオフになる。これに
対して、ViがVcc→0Vに降下するとき、トラン
ジスタ４がオフの状態ではＰチヤンネルトランジ
スタ３，２，４の合成インピーダンスに比べてＮ
チヤンネルトランジスタ１，２，３のインピーダ
ンスが小さいので、ViがVcc／２より低いある値 VTLになるとノードＢの電圧VBがVcc／２より高く なり、これによりCMOSインバータ５の出力電
圧ＶがVcc→0Vになる。
上記CMOSシユミツト回路においては、Ｐチ
ヤンネルのトランジスタ３，２，４とＮチヤンネ
ルのトランジスタ１とのデイメンジヨン比でヒス
テリシス幅（VTH−VTL）を決定している。そし
て、ノイズマージンを大きくする目的でヒステリ
シス幅を大きくとるためには、前記デイメンジヨ
ン比を大きく設定する必要があり、そのためにト
ランジスタ群のパターン面積の増大を伴なう欠点
があつた。また、Ｐチヤンネルトランジスタ２，
３，４とＮチヤンネルトランジスタ１との電流バ
ランスを利用しているので、瞬時ながらVcc電源
とVss電源との間に貫通電流が流れ、消費電流が
大きい。
ヤンネルのトランジスタ３，２，４とＮチヤンネ
ルのトランジスタ１とのデイメンジヨン比でヒス
テリシス幅（VTH−VTL）を決定している。そし
て、ノイズマージンを大きくする目的でヒステリ
シス幅を大きくとるためには、前記デイメンジヨ
ン比を大きく設定する必要があり、そのためにト
ランジスタ群のパターン面積の増大を伴なう欠点
があつた。また、Ｐチヤンネルトランジスタ２，
３，４とＮチヤンネルトランジスタ１との電流バ
ランスを利用しているので、瞬時ながらVcc電源
とVss電源との間に貫通電流が流れ、消費電流が
大きい。
本発明は上記の事情に鑑みてなされたもので、
ヒステリシス幅を大きく設定することが容易であ
り、トランジスタのパターン面積が小さくて済
み、消費電流が小さいCMOSシユミツト回路を
提供するものである。
ヒステリシス幅を大きく設定することが容易であ
り、トランジスタのパターン面積が小さくて済
み、消費電流が小さいCMOSシユミツト回路を
提供するものである。
即ち、本発明のCMOSシユミツト回路は、ゲ
ートに第１基準電圧が印加された第１導電形の第
１のMOSトランジスタおよびゲートに第２基準
電圧が印加された第２導電形の第２のMOSトラ
ンジスタが並列接続されてなり、その一端が入力
ノードに接続された電圧変換回路と、この電圧変
換回路の他端に入力端が接続されたCMOSイン
バータとを具備することを特徴とするものであ
る。
ートに第１基準電圧が印加された第１導電形の第
１のMOSトランジスタおよびゲートに第２基準
電圧が印加された第２導電形の第２のMOSトラ
ンジスタが並列接続されてなり、その一端が入力
ノードに接続された電圧変換回路と、この電圧変
換回路の他端に入力端が接続されたCMOSイン
バータとを具備することを特徴とするものであ
る。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図において、T1はＮチヤンネルのデイブ
レーシヨン(D)型の第１のMOSトランジスタであ
り、そのゲートは第１電源Vss〔本例では接地端）
に接続されている。T2はＰチヤンネルＤ型の第
２のMOSトランジスタであり、そのゲートは第
２電源Vccに接続されている。上記両トランジス
タT1，T2は並列接続されて電圧変換回路２０を
形成しており、その一端は入力ノードＡに接続さ
れ、その他端はCMOSインバータ２１の入力端
（ノードＢ）に接続されている。このCMOSイン
バータ２１は、ソースが第１電源Vssに接続され
たＮチヤンネルのエンハンスメント(E)型の第３の
MOSトランジスタT3と、ソースが第２電源Vcc
に接続されたＰチヤンネルＥ型の第４のMOSト
ランジスタT4とのドレイン相互が接続され、こ
の接続点が出力ノードＥに接続されている。
レーシヨン(D)型の第１のMOSトランジスタであ
り、そのゲートは第１電源Vss〔本例では接地端）
に接続されている。T2はＰチヤンネルＤ型の第
２のMOSトランジスタであり、そのゲートは第
２電源Vccに接続されている。上記両トランジス
タT1，T2は並列接続されて電圧変換回路２０を
形成しており、その一端は入力ノードＡに接続さ
れ、その他端はCMOSインバータ２１の入力端
（ノードＢ）に接続されている。このCMOSイン
バータ２１は、ソースが第１電源Vssに接続され
たＮチヤンネルのエンハンスメント(E)型の第３の
MOSトランジスタT3と、ソースが第２電源Vcc
に接続されたＰチヤンネルＥ型の第４のMOSト
ランジスタT4とのドレイン相互が接続され、こ
の接続点が出力ノードＥに接続されている。
次に、上記CMOSシユミツト回路の動作を第
３図を参照して説明する。ここで、Ｎチヤンネル
Ｄ型トランジスタT1の閾値電圧をVTND、Ｐチヤ
ンネルＤ型トランジスタT2の閾値電圧をVTPDで
表わし、CMOSインバータ２１の閾値電圧は
Vcc／２であり、｜VTND｜＜Vcc／２＜Vcc−｜VTPD｜で ある。
３図を参照して説明する。ここで、Ｎチヤンネル
Ｄ型トランジスタT1の閾値電圧をVTND、Ｐチヤ
ンネルＤ型トランジスタT2の閾値電圧をVTPDで
表わし、CMOSインバータ２１の閾値電圧は
Vcc／２であり、｜VTND｜＜Vcc／２＜Vcc−｜VTPD｜で ある。
Ａ いま入力電圧Viが0V→Vccに変化する場合、
(A1) 0V≦Vi＜｜VTND｜の範囲ではトランジス
タT1はオン、トランジスタT2はオフであり、
ノードＢの電圧VBは入力ノードＡの電圧Vi
に等しい。
タT1はオン、トランジスタT2はオフであり、
ノードＢの電圧VBは入力ノードＡの電圧Vi
に等しい。
(A2) ｜VTND｜≦Vi≦Vcc−｜VTPD｜の範囲では
トランジスタT1，T2は共にオフであり、ノ
ードＢの電圧VBは｜VTND｜に保たれる。
トランジスタT1，T2は共にオフであり、ノ
ードＢの電圧VBは｜VTND｜に保たれる。
(A3) Viがさらに上昇してVi＞Vcc−｜VTPD｜に
なるとトランジスタT2がオンになり、ノー
ドＢの電圧VBは再びViに等しくなる。この
場合、ViがVcc−｜VTPD｜を越えたところで
CMOSインバータ２１の出力電圧ＶがVcc
→0Vに反転する。
なるとトランジスタT2がオンになり、ノー
ドＢの電圧VBは再びViに等しくなる。この
場合、ViがVcc−｜VTPD｜を越えたところで
CMOSインバータ２１の出力電圧ＶがVcc
→0Vに反転する。
Ｂ 次にViがVcc→0Vに変化する場合、
(B1) Vi＞Vcc−｜VTPD｜の範囲ではトランジス
タT2はオンであり、VB＝Viである。
タT2はオンであり、VB＝Viである。
(B2) ｜VTND｜≦Vi≦Vcc−｜VTPD｜の範囲では
トランジスタT1，T2は共にオフであり、VB
＝Vcc−｜VTPD｜に保たれる。
トランジスタT1，T2は共にオフであり、VB
＝Vcc−｜VTPD｜に保たれる。
(B3) Viがさらに低下してVi＜｜VTND｜になる
とトランジスタT1がオンになり、再びVB＝
Viになる。この場合、Vi＝｜TTND｜のとき
にCMOSインバータ２１の出力電圧Voは0V
→Vccに反転する。
とトランジスタT1がオンになり、再びVB＝
Viになる。この場合、Vi＝｜TTND｜のとき
にCMOSインバータ２１の出力電圧Voは0V
→Vccに反転する。
上述したようなCMOSシユミツト回路におい
ては、ヒステリシス幅WHはWH＝Vcc−｜VTPD｜
−｜VTND｜で与えられ、電源電圧Vccとトランジ
スタT2，T1それぞれの閾値電圧VTPD，VTNDで定
まり、トランジスタT1，T2のデイメンジヨン比
には無関係である。したがつて、ヒステリシス幅
WHを大きくとる場合でも、トランジスタT1，T2
のデイメンジヨン比を大きくする必要はなく、そ
のパターン面積を大きくする必要はなく、パター
ン面積は小さくて済む。また、Vcc電源とVss電
源との間に貫通電流が流れることもなく、消費電
流は小さい。
ては、ヒステリシス幅WHはWH＝Vcc−｜VTPD｜
−｜VTND｜で与えられ、電源電圧Vccとトランジ
スタT2，T1それぞれの閾値電圧VTPD，VTNDで定
まり、トランジスタT1，T2のデイメンジヨン比
には無関係である。したがつて、ヒステリシス幅
WHを大きくとる場合でも、トランジスタT1，T2
のデイメンジヨン比を大きくする必要はなく、そ
のパターン面積を大きくする必要はなく、パター
ン面積は小さくて済む。また、Vcc電源とVss電
源との間に貫通電流が流れることもなく、消費電
流は小さい。
第４図は他の実施例を示しており、上述した第
２図の回路に比べて電圧変換回路４０がＮチヤン
ネルＥ型の第１のMOSトランジスタT1′とＰチヤ
ンネルＥ型の第２のMOSトランジスタT2′との並
列接続からなり、上記第１のトランジスタT1′の
ゲートに第１基準電圧VNが印加され、第２のト
ランジスタT2′のゲートに第２基準電圧VPが印加
されている点が異なり、その他は同じであるので
第２図中と同一符号を付している。ここで、第１
のトランジスタT1′の閾値電圧をVTN1、第２のト
ランジスタT2′の閾値電圧をVTP2で表わすものと
し、CMOSインバータ２１の閾値電圧Vcc／２はVN −｜VTN1｜＜Vcc／２＜Vp＋｜VTP2｜であるものと すれば、上記回路の動作特性は第５図に示すよう
になる。
２図の回路に比べて電圧変換回路４０がＮチヤン
ネルＥ型の第１のMOSトランジスタT1′とＰチヤ
ンネルＥ型の第２のMOSトランジスタT2′との並
列接続からなり、上記第１のトランジスタT1′の
ゲートに第１基準電圧VNが印加され、第２のト
ランジスタT2′のゲートに第２基準電圧VPが印加
されている点が異なり、その他は同じであるので
第２図中と同一符号を付している。ここで、第１
のトランジスタT1′の閾値電圧をVTN1、第２のト
ランジスタT2′の閾値電圧をVTP2で表わすものと
し、CMOSインバータ２１の閾値電圧Vcc／２はVN −｜VTN1｜＜Vcc／２＜Vp＋｜VTP2｜であるものと すれば、上記回路の動作特性は第５図に示すよう
になる。
即ち、
Ａ Viが0V→Vccに変化する場合、
(A1) 0V≦Vi≦VN−VTN1の範囲ではトランジス
タT1′はオンであり、VB＝Viである。
タT1′はオンであり、VB＝Viである。
(A2) VN−VTN1≦Vi≦Vp＋｜VTP2｜の範囲では
トランジスタT1′，T2′は共にオフであり、
VB＝VN−TTN1に保たれる。
トランジスタT1′，T2′は共にオフであり、
VB＝VN−TTN1に保たれる。
(A3) Vp＋｜VTP2｜＜Vi≦Vccの範囲ではトラ
ンジスタT2′がオンであり、VB＝Viである。
この場合、Vi＝Vp＋｜VTP2｜のとき、
CMOSインバータ２１の出力電圧ＶはVcc
→0Vに反転する。
ンジスタT2′がオンであり、VB＝Viである。
この場合、Vi＝Vp＋｜VTP2｜のとき、
CMOSインバータ２１の出力電圧ＶはVcc
→0Vに反転する。
Ｂ 次にViがVcc→0Vに変化する場合、
(B1) Vp＋｜VTP2｜＜Vi≦Vccの範囲ではトラ
ンジスタT2′がオンであり、VB＝Viである。
ンジスタT2′がオンであり、VB＝Viである。
(B2) VN−VTN1≦Vi≦Vp＋｜VTP2｜の範囲では
トランジスタT1′，T2′は共にオフであり、
VB＝Vp＋｜VTP2｜に保持される。
トランジスタT1′，T2′は共にオフであり、
VB＝Vp＋｜VTP2｜に保持される。
(B3) 0V≦Vi＜VN−VTN1の範囲ではトランジス
タT1′はオンであり、VB＝Viである。この場
合、Vi＝VN−VTN1のとき、CMOSインバー
タ２１の出力電圧Ｖは0V→Vccに反転す
る。
タT1′はオンであり、VB＝Viである。この場
合、Vi＝VN−VTN1のとき、CMOSインバー
タ２１の出力電圧Ｖは0V→Vccに反転す
る。
なお、電圧変換回路２０，４０は、その使用ト
ランジスタがＤ型である場合にはそのゲートに印
加する電圧として電源電圧を利用できる利点があ
り、第２図に示したように２個のトランジスタ
T1，T2ともＤ型を使用してもよいが、少なくと
も一方のトランジスタにＤ型を使用してもよい。
即ち、第６図のCMOSシユミツト回路は、電圧
変換回路６０として、ＮチヤンネルＤ型の第１の
トランジスタT1とＰチヤンネルＥ型の第２のト
ランジスタT2′を用いており、その動作特性は第
７図に示すようになる。また、第８図のCMOS
シユミツト回路は、電圧変換回路８０として、Ｎ
チヤンネルＥ型の第１のトランジスタT1′とＰチ
ヤンネルＤ型の第２のトランジスタT2を用いて
おり、その動作特性は第９図に示すようになる。
ランジスタがＤ型である場合にはそのゲートに印
加する電圧として電源電圧を利用できる利点があ
り、第２図に示したように２個のトランジスタ
T1，T2ともＤ型を使用してもよいが、少なくと
も一方のトランジスタにＤ型を使用してもよい。
即ち、第６図のCMOSシユミツト回路は、電圧
変換回路６０として、ＮチヤンネルＤ型の第１の
トランジスタT1とＰチヤンネルＥ型の第２のト
ランジスタT2′を用いており、その動作特性は第
７図に示すようになる。また、第８図のCMOS
シユミツト回路は、電圧変換回路８０として、Ｎ
チヤンネルＥ型の第１のトランジスタT1′とＰチ
ヤンネルＤ型の第２のトランジスタT2を用いて
おり、その動作特性は第９図に示すようになる。
上述したように本発明のCMOSシユミツト回
路によれば、ヒステリシス幅を大きく設定するこ
とが容易であり、トランジスタのパターン面積が
小さくて済み、消費電流が小さいなどの利点があ
る。
路によれば、ヒステリシス幅を大きく設定するこ
とが容易であり、トランジスタのパターン面積が
小さくて済み、消費電流が小さいなどの利点があ
る。
第１図は従来のCMOSシユミツト回路を示す
回路図、第２図は本発明に係るCMOSシユミツ
ト回路の一実施例を示す回路図、第３図は第２図
の回路の動作説明のために示す特性図、第４図、
第６図および第８図はそれぞれ本発明の他の実施
例を示す回路図、第５図、第７図および第９図は
各対応して第４図、第６図および第８図の回路の
動作特性図である。 T1，T1′，T2，T2′……MOSトランジスタ、Ａ
……入力ノード、Vcc，Vss……電源、VN，Vp
……基準電圧、２０，４０，６０，８０……電圧
変換回路、２１……CMOSインバータ。
回路図、第２図は本発明に係るCMOSシユミツ
ト回路の一実施例を示す回路図、第３図は第２図
の回路の動作説明のために示す特性図、第４図、
第６図および第８図はそれぞれ本発明の他の実施
例を示す回路図、第５図、第７図および第９図は
各対応して第４図、第６図および第８図の回路の
動作特性図である。 T1，T1′，T2，T2′……MOSトランジスタ、Ａ
……入力ノード、Vcc，Vss……電源、VN，Vp
……基準電圧、２０，４０，６０，８０……電圧
変換回路、２１……CMOSインバータ。
Claims (1)
- 【特許請求の範囲】 １ ゲート端子に低電位の第１基準電圧が印加さ
れたＮチヤンネルの第１のMOSトランジスタお
よびゲート端子に高電位の第２基準電圧が印加さ
れたＰチヤンネルの第２のMOSトランジスタが
並列接続されてなり、その一端が入力ノードに接
続された電圧変換回路と、この電圧変換回路の他
端に入力端が接続されたCMOSインバータとを
具備することを特徴とするCMOSシユミツト回
路。 ２ 前記第１のMOSトランジスタおよび第２の
MOSトランジスタのうち少なくとも一方はデイ
プレーシヨン型であることを特徴とする特許請求
の範囲第１項に記載のCMOSシユミツト回路。 ３ ゲート端子に第１基準電圧が印加されたエン
ハンスメント型でＮチヤンネルの第１のMOSト
ランジスタおよびゲート端子に第２基準電圧が印
加されたエンハンスメント型でＰチヤンネルの第
２のMOSトランジスタが並列接続されてなり、
その一端が入力ノードに接続された電圧変換回路
と、この電圧変換回路の他端に入力端が接続され
たCMOSインバータとを具備することを特徴と
するCMOSシユミツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159248A JPS6051318A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓシユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159248A JPS6051318A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓシユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051318A JPS6051318A (ja) | 1985-03-22 |
| JPH028486B2 true JPH028486B2 (ja) | 1990-02-26 |
Family
ID=15689589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159248A Granted JPS6051318A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓシユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051318A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100711108B1 (ko) | 2004-07-16 | 2007-04-24 | 삼성전자주식회사 | 레벨 쉬프터 및 레벨 쉬프팅 방법 |
-
1983
- 1983-08-31 JP JP58159248A patent/JPS6051318A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6051318A (ja) | 1985-03-22 |
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