KR100711108B1 - 레벨 쉬프터 및 레벨 쉬프팅 방법 - Google Patents

레벨 쉬프터 및 레벨 쉬프팅 방법 Download PDF

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Abstract

간단한 회로를 가지고 전압 레벨을 변환할 수 있는 레벨 쉬프터가 개시되어 있다. 레벨 쉬프터는 보호회로, 제 1 인버터, 및 스위치를 구비한다. 보호회로는 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하고 다이오드의 정류작용에 기초하여 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력한다. 제 1 인버터는 상기 안정화된 입력신호를 수신하여 반전시키고 제 3 전압 레벨과 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력한다. 레벨 쉬프터는 또한 반전 출력신호를 수신하여 반전시키고 제 3 전압 레벨과 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력하는 제 2 인버터를 더 구비할 수 있다. 스위치는 입력신호의 제어하에 제 1 노드를 제 1 전압 레벨로 만들어 주는 기능을 한다. 따라서, 레벨 쉬프터는 간단한 회로를 사용하여 수백 MHz를 갖는 신호의 전압 레벨을 잘 변환할 수 있고, 반도체 집적회로에서 차지하는 면적이 작고, 전력소모도 적다.

Description

레벨 쉬프터 및 레벨 쉬프팅 방법{LEVEL SHIFTER AND METHOD OF LEVEL SHIFTING}
도 1은 종래 기술에 따른 레벨 쉬프터를 나타내는 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 레벨 쉬프터를 나타내는 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 레벨 쉬프터를 나타내는 도면이다.
도 4a 및 도 4b는 도 2와 도 3의 레벨 쉬프터에 있는 보호 회로의 일례를 나타내는 도면이다.
도 5는 본 발명의 제 3 실시예에 따른 레벨 쉬프터를 나타내는 도면이다.
도 6은 본 발명의 제 4 실시예에 따른 레벨 쉬프터를 나타내는 도면이다.
도 7a 및 도 7b는 도 5와 도 6의 레벨 쉬프터에 있는 보호 회로의 일례를 나타내는 도면이다.
도 8a 내지 도 8d는 본 발명의 실시예에 따른 레벨 쉬프터에 대한 시뮬레이션 결과를 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
26, 28 : 보호회로
22, 24 : 인버터
본 발명은 레벨 쉬프터 및 레벨 쉬프팅 방법에 관한 것으로, 특히 반도체 집적회로의 내부 회로들과 외부 회로들 사이에서 또는 다른 전원전압을 사용하는 반도체 집적회로의 내부 회로들 사이에서 인터페이스를 제공할 수 있는 레벨 쉬프터 및 레벨 쉬프팅 방법에 관한 것이다.
대부분의 반도체 집적회로는 본래의 기능을 하는 회로 부분과 칩 외부와의 인터페이스를 위한 회로 부분을 가지고 있다. 또한, 반도체 집적회로 내에는 다양한 기능을 하는 여러 개의 회로 블록들이 있는데, 이들 회로 블록들을 위한 전원전압도 다양하게 존재한다. 예를 들면, 반도체 집적회로 내의 대부분의 회로 블록들은 1.2V 이하의 전원전압을 사용하여 동작하는데, 외부 회로와 인터페이스 하는 아날로그 회로 블록은 3.3V 또는 2.5V의 전원전압을 사용하여 동작한다.
따라서, 다른 전원전압을 사용하는 회로블록들 사이에는 전압 레벨의 차이가 있으므로, 각 블록들 사이에는 인터페이스를 위해서 레벨 쉬프터가 필요하다. 그런데, 레벨 쉬프터는 회로의 본래의 기능과는 관계가 없으면서도, 상당한 칩 면적을 차지하고 상당한 전력을 소모한다. 고 집적회로의 경우, 이러한 요소들은 트랜지스터의 게이트 길이 축소(gate length scaling)에 의해 얻을 수 있는 칩 면적 및 전력소모의 감소를 일정 수준으로 제한할 수 있다.
종래에는 고주파수의 신호전송을 위해서 회로구조가 복잡한 레벨 쉬프터를 사용했다. 도 1은 종래 기술에 따른 레벨 쉬프터를 나타내는 도면으로서, 미국등록 특허 6,717,453에 개시되어 있다. 도 1을 참조하면, 종래의 레벨 쉬프터는 레벨 쉬프트부(1)와 신호 선택부(2)를 구비한다. 레벨 쉬프트부(1)는 인버터들(11, 12)과 레벨 쉬프터 플립플롭(13)을 구비한다. 도 1의 레벨 쉬프터는 입력신호(A)와 인버터(12)에 의해 반전된 입력신호가 레벨 쉬프터 플립플롭(13)에 인가되어 래치된다. 레벨 쉬프터 플립플롭(13)의 출력은 트랜지스터들(MP24, MN25)에 의해 반전되고 출력된다. 출력신호(Y)는 입력신호(A)보다 높은 레벨이며, 전원전압(VDD2)은 출력신호(Y)의 전압 레벨에 대응하는 전압이며, 전원전압(VDD1)보다 높은 전압이다.
도 1의 회로는 수 GHz 이상의 매우 빠른 신호의 레벨을 변환하기 위해 래치회로를 사용하고 부수적으로 트랜지스터들을 많이 사용하였다. 그런데, 실제로 반도체 집적회로에서 수백 MHz 이하의 신호의 레벨을 변환하는 응용이 많이 있다. 수백 MHz 이하의 신호의 레벨을 변환하는 응용에서는 도 1의 회로와 같은 복잡한 구성을 갖는 레벨 쉬프터를 사용하지 않고도 신호의 레벨을 변환할 수 있다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 회로구성이 간단하여 반도체 집적회로 설계시 칩 사이즈를 줄일 수 있는 레벨 쉬프터를 제공하는 것이다.
본 발명의 다른 목적은 전력소모를 줄일 수 있는 레벨 쉬프터를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시형태에 따른 레벨 쉬프터는 보호회로, 제 1 인버터, 및 스위치를 구비한다. 보호회로는 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하고 다이오드의 정류작용에 기초하여 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력한다. 제 1 인버터는 상기 안정화된 입력신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력한다. 스위치는 상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 1 전압 레벨로 만들어 주는 기능을 한다. 상기 본 발명의 제 1 실시형태에 따른 레벨 쉬프터는 제 2 인버터를 더 구비할 수 있다. 제 2 인버터는 상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력한다. 상기 보호회로는 상기 입력라인에 공통연결된 게이트와 드레인을 갖고 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 PMOS 트랜지스터로 구성될 수 있다. 또한, 상기 보호회로는 상기 입력라인에 공통연결된 게이트와 드레인을 갖고 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 PMOS 트랜지스터, 및 상기 입력라인에 공통연결된 게이트와 드레인 및 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 NMOS 트랜지스터로 구성될 수 있다.
본 발명의 제 2 실시형태에 따른 레벨 쉬프터는 보호회로, 제 1 인버터, 및 스위치를 구비한다. 보호회로는 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하고 다이오드의 정류작용에 기초하여 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력한다. 제 1 인버터는 상기 안정화된 입력신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력한다. 스위치는 상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 3 전압 레벨로 만들어 주는 기능을 한다. 상기 본 발명의 제 2 실시형태에 따른 레벨 쉬프터는 레벨 쉬프터는 제 2 인버터를 더 구비할 수 있다. 제 2 인버터는 상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력한다. 상기 보호회로는 상기 입력라인에 공통연결된 게이트와 드레인을 갖고 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 PMOS 트랜지스터로 구성될 수 있다. 또한, 상기 보호회로는 상기 입력라인에 공통연결된 게이트와 드레인을 갖고 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 PMOS 트랜지스터, 및 상기 입력라인에 공통연결된 게이트와 드레인 및 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 NMOS 트랜지스터로 구성될 수 있다.
상기 본 발명의 제 1 및 제 2 실시형태에 따른 레벨 쉬프터에서, 상기 입력라인에 공통연결된 게이트와 드레인을 갖고 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 PMOS 트랜지스터, 및 상기 입력라인에 공통연결된 게이트와 드레인 및 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 NMOS 트랜지스터로 구성된 보호회로를 사용할 경우에는 상기 레벨 쉬프터는 상기 스위치가 없어도 동작할 수 있다.
본 발명의 제 1 실시형태에 따른 레벨 쉬프팅 방법은 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하는 단계, 다이오드의 정류작용에 기초하여 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력하는 단계, 상기 안정화된 전압신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력하는 단계, 및 상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 1 전압 레벨로 만드는 단계를 구비한다. 상기 본 발명의 제 1 실시형태에 따른 레벨 쉬프팅 방법은 상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력하는 단계를 더 구비할 수 있다.
본 발명의 제 2 실시형태에 따른 레벨 쉬프팅 방법은 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하는 단계, 다이오드의 정류작용에 기초하여 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력하는 단계, 상기 안정화된 전압신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력하는 단계, 및 상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 3 전압 레벨로 만드는 단계를 구비한다. 상기 본 발명의 제 2 실시형태에 따른 레벨 쉬프팅 방법은 상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력하는 단계를 더 구비할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 레벨 쉬프터를 나타내는 도면으로서, 출력신호(VOUT)의 전압 레벨이 입력신호(VIN)의 전압 레벨보다 더 낮은 경우의 예를 나타낸다. 도 2를 참조하면, 레벨 쉬프터는 보호회로(26), 제 1 인버터(22), 제 2 인버터(24), 및 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터(MN31)를 구 비한다. 보호회로(26)는 입력라인으로부터 제 1 전압 레벨(0V)과 제 2 전압 레벨(3.3V) 사이에서 스윙하는 입력신호(VIN)를 수신하고 입력신호(VIN)의 전압 레벨을 소정전압만큼 낮춰서 노드(N1)에 출력한다. 제 1 인버터(22)는 보호회로(26)의 출력신호를 수신하여 반전시키고 제 3 전압 레벨(1.2V)과 제 1 전압 레벨(0V) 사이에서 스윙하는 반전 출력신호(VOUTB)를 노드(N2)에 출력한다. 제 2 인버터(24)는 반전 출력신호(VOUTB)를 수신하여 반전시키고 제 3 전압 레벨과 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호(VOUT)를 출력라인에 출력한다. NMOS 트랜지스터(MN31)는 입력신호(VIN)의 제어하에 노드(N2)를 제 1 전압 레벨(0V)로 만들어 준다.
제 1 인버터(22)는 보호회로(26)의 출력신호를 수신하는 게이트와 전원전압(VDDL)에 연결된 소스와 노드(N2)에 연결된 드레인을 갖는 PMOS 트랜지스터(MP32), 및 보호회로(26)의 출력신호를 수신하는 게이트와 접지(VSS)에 연결된 소스와 노드(N2)에 연결된 드레인을 갖는 NMOS 트랜지스터(MN32)를 구비한다.
제 2 인버터(24)는 반전 출력신호(VOUTB)를 수신하는 게이트와 전원전압(VDDL)에 연결된 소스와 출력라인에 연결된 드레인을 갖는 PMOS 트랜지스터(MP33), 및 반전 출력신호(VOUTB)를 수신하는 게이트와 접지(VSS)에 연결된 소스와 출력라인에 연결된 드레인을 갖는 NMOS 트랜지스터(MN33)를 구비한다.
도 2의 레벨 쉬프터에서 전원전압(VDDL)은 출력신호(VOUT)의 고 전압 레벨(1.2V)에 대응하는 전압 레벨을 갖는다.
도 3은 본 발명의 제 2 실시예에 따른 레벨 쉬프터를 나타내는 도면이다. 도 3의 레벨 쉬프터는 출력신호(VOUT)의 전압 레벨이 입력신호(VIN)의 전압 레벨보다 더 높은 경우의 예를 나타내고 있으며, 도 2의 레벨 쉬프터와 회로구성이 동일하다. 다만, 도 3의 레벨 쉬프터에서 인버터들(22, 24)에 공급되는 전원전압(VDDH)은 출력신호(VOUT)의 고 전압레벨(3.3V)에 대응하는 전압 레벨을 갖는다.
도 4a 및 도 4b는 도 2와 도 3의 레벨 쉬프터에 있는 보호 회로의 일례를 나타내는 도면이다. 도 4a를 참조하면, 보호회로(26)는 다이오드 연결된 하나의 PMOS 트랜지스터(P-type Metal Oxide Semiconductor)(MP41)로 구성되어 있다. PMOS 트랜지스터(MP41)의 게이트와 드레인은 공통으로 입력단자에 연결되어 입력신호(VIN)를 수신하고, PMOS 트랜지스터(MP41)의 소스는 노드(N1)에 연결되어 있다. 도 4b를 참조하면, 보호회로(26)는 다이오드 연결된 하나의 PMOS 트랜지스터(MP42), 및 다이오드 연결된 하나의 NMOS 트랜지스터(N-type Metal Oxide Semiconductor)(MN42)로 구성되어 있다. PMOS 트랜지스터(MP42)와 NMOS 트랜지스터(MN42)의 게이트와 드레인은 공통으로 입력단자에 연결되어 입력신호(VIN)를 수신하고, PMOS 트랜지스터(MP42)와 NMOS 트랜지스터(MN42)의 소스는 노드(N1)에 연결되어 있다.
이하, 도 2 내지 도 4b를 참조하여 본 발명의 제 1 및 제 2 실시예에 따른 레벨 쉬프터의 동작을 설명한다.
다른 전원전압을 사용하는 회로블록들 사이에는 전압 레벨의 차이가 있으므로, 각 블록들 사이에는 인터페이스를 위해서 레벨 쉬프터가 필요하다. 도 2에서, 입력신호(VIN)는 3.3V와 0V 사이에서 스윙하고, 출력신호(VOUT)는 1.2V와 0V 사이에서 스윙한다. 이것은 도 2의 레벨 쉬프터의 전단에 사용하는 전원전압보다 후단 에 사용하는 전원전압이 낮다는 것을 의미한다. 보호회로(26)는 입력신호(VIN)의 서지전압 성분을 줄여서 안정화된 전압을 노드(N1)에 출력한다. 보호회로(26)는 도 4a 또는 도 4b의 회로를 사용할 수 있다.
도 4a의 회로를 보호회로(26)로서 사용하는 경우, 도 2의 레벨 쉬프터의 동작은 다음과 같다.
먼저, 입력신호(VIN)의 전압 레벨이 3.3V일 때, 즉 입력전압(VIN)이 "하이" 상태일 때, NMOS 트랜지스터(MN31)가 온되고 노드(N2)의 전압인 반전 출력전압(VOUTB)은 "로우" 상태(거의 0V)로 된다. 도 4a는 다이오드 연결된 PMOS 트랜지스터이므로, 입력신호(VIN)의 전압 레벨이 3.3V일 때 오프된다. 따라서, PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN32)는 모두 오프된다. 인버터들(22, 24)에 공급되는 전원전압(VDDL)은 출력신호(VOUT)의 고 전압 레벨(1.2V)과 동일한 전압 레벨을 갖는다. 반전 출력신호(VOUTB)는 "로우" 상태이므로 제 2 인버터(24)를 구성하는 PMOS 트랜지스터(MP33)가 온되어 1.2V의 출력신호(VOUT)가 출력된다. 다이오드 연결된 PMOS 트랜지스터(MP41)는 입력라인에 서지 전압이 입력될 경우 제 1 인버터(22)를 구성하는 PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN32)를 보호하는 기능을 한다. 예를 들어, 다이오드 연결된 PMOS 트랜지스터(MP41)가 없다면, 전원전압(VDDL)이 1.2V이고 입력라인에 5V의 서지 전압이 입력될 경우, 제 1 인버터(22)를 구성하는 PMOS 트랜지스터(MP32)의 게이트와 소스 사이에는 3.8V가 걸리게 되고, NMOS 트랜지스터(MN32)의 게이트와 소스 사이에는 5V가 걸리게 된다. 따라서, PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN32)의 게이트 산화막이 심하게 스트레스를 받게 된다. 입력라인에 서지 전압이 입력될 경우, 다이오드 연결된 PMOS 트랜지스터(MP41)는 오프되어 PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN32)를 보호할 수 있게 된다.
다음, 입력신호(VIN)의 전압 레벨이 0V일 때, 즉 입력전압(VIN)이 "로우" 상태일 때, NMOS 트랜지스터(MN31)가 오프되고, 도 4a의 다이오드 연결된 PMOS 트랜지스터(MP41)는 온된다. 이 때, PMOS 트랜지스터(MP32)는 온되고 NMOS 트랜지스터(MN32)는 오프된다. 따라서, 반전 출력신호(VOUTB)는 "하이" 상태가 되고, 제 2 인버터(24)를 구성하는 NMOS 트랜지스터(MN33)가 온된다. 출력전압(VOUT)은 0V, 즉 "로우" 상태가 된다.
도 4b의 회로를 보호회로(26)로서 사용하는 경우, 도 2의 레벨 쉬프터의 동작은 다음과 같다.
먼저, 입력신호(VIN)의 전압 레벨이 3.3V일 때, 즉 입력전압(VIN)이 "하이" 상태일 때, NMOS 트랜지스터(MN31)가 온되고 노드(N2)의 전압인 반전 출력전압(VOUTB)은 "로우" 상태(거의 0V)로 된다. 도 4b는 다이오드 연결된 PMOS 트랜지스터(MP42)와 다이오드 연결된 NMOS 트랜지스터(MN42)가 병렬 연결된 구조이다. 입력신호(VIN)의 전압 레벨이 3.3V일 때, PMOS 트랜지스터(MP42)는 오프되고 NMOS 트랜지스터(MN42)는 온된다. 따라서, NMOS 트랜지스터(MN42)의 문턱전압이 0. 5V일 때, 인버터(22)의 입력단자에는 2.8V가 입력된다. PMOS 트랜지스터(MP32)는 오프되고, NMOS 트랜지스터(MN32)는 온된다. 입력라인에 5V의 서지 전압이 입력될 경우, 보호회로(26)가 없으면, 순간적으로 높은 서지전압이 제 1 인버터(22)의 입 력단자에 인가된다. 따라서, 제 1 인버터(22)를 구성하는 NMOS 트랜지스터(MN32)와 PMOS 트랜지스터(MP32)의 게이트에 과도한 전압이 인가되어 게이트 산화막이 심하게 스트레스를 받을 수 있다. 그런데, 도 4b의 보호회로를 사용하면, 순간적인 서지전압은 다이오드 연결된 트랜지스터들(MN42, MP42)에 의해 차단될 수 있다. 또한, 3.3V보다 높은 전압이 입력신호(VIN)로서 인가되더라도 다이오드 연결된 NMOS 트랜지스터(MN42)에 의해 제 1 인버터(22)의 입력단자에는 입력신호(VIN)보다 NMOS 트랜지스터(MN42)의 문턱전압(threshold voltage)만큼 낮은 전압이 인가된다. 따라서, 보호회로(26)에 의해 제 1 인버터(22)를 구성하는 트랜지스터들(MP32, MN32)을 보호할 수 있다.
따라서, 도 4b의 회로를 보호회로(26)로 사용하면, 입력신호(VIN)의 전압 레벨이 3.3V 즉 "하이" 상태일 때, NMOS 트랜지스터(MN32)와 NMOS 트랜지스터(MN31)가 모두 온되어 반전 출력신호(VOUTB)는 "로우" 상태가 된다. 반전 출력신호(VOUTB)가 "로우" 상태이면, 제 2 인버터(24)를 구성하는 PMOS 트랜지스터(MP33)가 온되어 출력신호(VOUT)는 1.2V인 "하이" 상태가 된다.
다음, 입력신호(VIN)의 전압 레벨이 0V일 때, 즉 입력전압(VIN)이 "로우" 상태일 때, NMOS 트랜지스터(MN31)가 오프된다. 도 4b의 보호회로(26)에 있는 PMOS 트랜지스터(MP42)가 온되고 NMOS 트랜지스터(MN42)는 오프된다. 이 때, PMOS 트랜지스터(MP32)는 온되고 NMOS 트랜지스터(MN32)는 오프된다. 따라서, 반전 출력신호(VOUTB)는 "하이" 상태가 되고, 제 2 인버터(24)를 구성하는 NMOS 트랜지스터(MN33)가 온된다. 출력신호(VOUT)는 0V, 즉 "로우" 상태가 된다.
도 3에 도시된 본 발명의 제 2 실시예에 따른 레벨 쉬프터는 출력신호(VOUT)의 전압 레벨이 입력신호(VIN)의 전압 레벨보다 더 높은 경우의 예를 나타내고 있으며, 도 2의 레벨 쉬프터와 회로구성이 동일하다. 다만, 도 3의 레벨 쉬프터에서 인버터들(22, 24)에 공급되는 전원전압(VDDH)은 출력신호(VOUT)의 고 전압레벨(3.3V)에 대응하는 전압 레벨을 갖는다.
PMOS 트랜지스터(MP42)와 NMOS 트랜지스터(MN42)가 병렬 연결된 구성을 갖는 도 4b의 회로를 보호회로(26)로 사용하면, 도 2와 도 3의 레벨 쉬프터에서 노드(N2)를 스위칭하는 NMOS 트랜지스터(MN31)는 없어도 회로는 동작한다. 다만, NMOS 트랜지스터(MN31)를 사용하면, 반전 출력신호(VOUTB)가 "로우" 상태로 떨어지는 속도를 빠르게 할 수 있다.
도 2를 참조하면, 본 발명의 제 1 실시형태에 따른 레벨 쉬프팅 방법은 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하는 단계, 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력하는 단계, 상기 안정화된 전압신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력하는 단계, 및 상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 1 전압 레벨로 만드는 단계를 구비한다. 상기 본 발명의 제 1 실시형태에 따른 레벨 쉬프팅 방법은 상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력하는 단계를 더 구비할 수 있다.
도 3을 참조하면, 본 발명의 제 2 실시형태에 따른 레벨 쉬프팅 방법은 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하는 단계, 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력하는 단계, 상기 안정화된 전압신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력하는 단계, 및 상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 3 전압 레벨로 만드는 단계를 구비한다. 상기 본 발명의 제 2 실시형태에 따른 레벨 쉬프팅 방법은 상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력하는 단계를 더 구비할 수 있다.
도 5는 본 발명의 제 3 실시예에 따른 레벨 쉬프터를 나타내는 도면으로서, 출력신호(VOUT)의 전압 레벨이 입력신호(VIN)의 전압 레벨보다 더 낮은 경우의 예를 나타낸다. 도 5를 참조하면, 레벨 쉬프터는 보호회로(28), 제 1 인버터(22), 제 2 인버터(24), 및 PMOS 트랜지스터(MP34)를 구비한다. 보호회로(28)는 입력라인으로부터 제 1 전압 레벨(0V)과 제 2 전압 레벨(3.3V) 사이에서 스윙하는 입력신호(VIN)를 수신하고 입력신호(VIN)의 서지전압 성분을 줄여서 안정화된 전압을 노드(N1)에 출력한다. 제 1 인버터(22)는 보호회로(28)의 출력신호를 수신하여 반전시키고 제 3 전압 레벨(1.2V)과 제 1 전압 레벨(0V) 사이에서 스윙하는 반전 출력신호(VOUTB)를 노드(N2)에 출력한다. 제 2 인버터(24)는 반전 출력신호(VOUTB)를 수신하여 반전시키고 제 3 전압 레벨과 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호(VOUT)를 출력라인에 출력한다. PMOS 트랜지스터(MP34)는 입력신호(VIN)의 제어하에 노드(N2)를 제 3 전압 레벨(0V)로 만들어 준다.
제 1 인버터(22)는 보호회로(28)의 출력신호를 수신하는 게이트와 전원전압(VDDL)에 연결된 소스와 노드(N2)에 연결된 드레인을 갖는 PMOS 트랜지스터(MP32), 및 보호회로(26)의 출력신호를 수신하는 게이트와 접지(VSS)에 연결된 소스와 노드(N2)에 연결된 드레인을 갖는 NMOS 트랜지스터(MN32)를 구비한다.
제 2 인버터(24)는 반전 출력신호(VOUTB)를 수신하는 게이트와 전원전압(VDDL)에 연결된 소스와 출력라인에 연결된 드레인을 갖는 PMOS 트랜지스터(MP33), 및 반전 출력신호(VOUTB)를 수신하는 게이트와 접지(VSS)에 연결된 소스와 출력라인에 연결된 드레인을 갖는 NMOS 트랜지스터(MN33)를 구비한다.
도 5의 레벨 쉬프터에서 전원전압(VDDL)은 출력신호(VOUT)의 고 전압 레벨(1.2V)에 대응하는 전압 레벨을 갖는다.
도 6은 본 발명의 제 4 실시예에 따른 레벨 쉬프터를 나타내는 도면이다. 도 6의 레벨 쉬프터는 출력신호(VOUT)의 전압 레벨이 입력신호(VIN)의 전압 레벨보다 더 높은 경우의 예를 나타내고 있으며, 도 5의 레벨 쉬프터와 회로구성이 동일하다. 다만, 도 6의 레벨 쉬프터에서 인버터들(22, 24)에 공급되는 전원전압(VDDH)은 출력신호(VOUT)의 고 전압레벨(3.3V)에 대응하는 전압 레벨을 갖는다.
도 7a 및 도 7b는 도 5와 도 6의 레벨 쉬프터에 있는 보호 회로의 일례를 나타내는 도면이다. 도 7a를 참조하면, 보호회로(28)는 다이오드 연결된 하나의 NMOS 트랜지스터(MN71)로 구성되어 있다. NMOS 트랜지스터(MN71)의 게이트와 드레인은 공통으로 입력단자에 연결되어 입력신호(VIN)를 수신하고, NMOS 트랜지스터(MN71)의 소스는 노드(N1)에 연결되어 있다. 도 7b를 참조하면, 보호회로(28)는 다이오드 연결된 하나의 PMOS 트랜지스터(MP72), 및 다이오드 연결된 하나의 NMOS 트랜지스터(MN72)로 구성되어 있다. PMOS 트랜지스터(MP72)와 NMOS 트랜지스터(MN72)의 게이트와 드레인은 공통으로 입력단자에 연결되어 입력신호(VIN)를 수신하고, PMOS 트랜지스터(MP72)와 NMOS 트랜지스터(MN72)의 소스는 노드(N1)에 연결되어 있다.
이하, 도 5 내지 도 7b를 참조하여 본 발명의 제 3 및 제 4 실시예에 따른 레벨 쉬프터의 동작을 설명한다.
도 5에서, 입력신호(VIN)는 3.3V와 0V 사이에서 스윙하고, 출력신호(VOUT)는 1.2V와 0V 사이에서 스윙한다. 이것은 도 5의 레벨 쉬프터의 전단에 사용하는 전원전압보다 후단에 사용하는 전원전압이 낮다는 것을 의미한다. 보호회로(28)는 입력신호(VIN)의 서지전압 성분을 줄여서 안정화된 전압을 노드(N1)에 출력한다. 보호회로(28)는 도 7a 또는 도 7b의 회로를 사용할 수 있다.
도 7a의 회로를 보호회로(28)로서 사용하는 경우, 도 5의 레벨 쉬프터의 동작은 다음과 같다.
먼저, 입력신호(VIN)의 전압 레벨이 0V일 때, 즉 입력전압(VIN)이 "로우" 상태일 때, PMOS 트랜지스터(MP34)가 온되고 노드(N2)의 전압인 반전 출력전압(VOUTB)은 "하이" 상태(1.2V)로 된다. 도 7a는 다이오드 연결된 NMOS 트랜지스터(MN71)이므로, 입력신호(VIN)의 전압 레벨이 0V일 때 오프된다. 따라서, PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN32)는 모두 오프된다. 인버터들(22, 24)에 공급되는 전원전압(VDDL)은 출력신호(VOUT)의 고 전압 레벨(1.2V)과 동일한 전압 레벨을 갖는다. 반전 출력신호(VOUTB)는 "하이" 상태이므로 제 2 인버터(24)를 구성하는 PMOS 트랜지스터(MP33)가 온되어 0V의 출력신호(VOUT)가 출력된다.
다음, 입력신호(VIN)의 전압 레벨이 3.3V일 때, 즉 입력전압(VIN)이 "하이" 상태일 때, PMOS 트랜지스터(MP34)가 오프되고, 도 7a의 다이오드 연결된 NMOS 트랜지스터(MN71)는 온된다. 이 때, PMOS 트랜지스터(MP32)는 오프되고 NMOS 트랜지스터(MN32)는 온된다. 따라서, 반전 출력신호(VOUTB)는 "로우" 상태가 되고, 제 2 인버터(24)를 구성하는 PMOS 트랜지스터(MP33)가 온된다. 출력전압(VOUT)은 1.2V, 즉 "하이" 상태가 된다. 다이오드 연결된 NMOS 트랜지스터(MN71)는 입력라인에 서지 전압이 입력될 경우 제 1 인버터(22)를 구성하는 PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN32)를 보호하는 기능을 한다. 예를 들어, 입력라인에 5V의 서지 전압이 입력될 경우, 보호회로(28)가 없으면, 순간적으로 높은 서지전압이 제 1 인버터(22)의 입력단자에 인가된다. 따라서, 제 1 인버터(22)를 구성하는 NMOS 트랜지스터(MN32)와 PMOS 트랜지스터(MP32)의 게이트에 과도한 전압이 인가되어 게이트 산화막이 심하게 스트레스를 받을 수 있다. 그런데, 도 7a의 보호회로를 사용하면, 순간적인 서지전압은 다이오드 연결된 트랜지스터(MN71)에 의해 차단될 수 있다. 또한, 3.3V보다 높은 전압이 입력신호(VIN)로서 인가되더라도 다이오드 연결된 NMOS 트랜지스터(MN71)에 의해 제 1 인버터(22)의 입력단자에는 입력신호(VIN)보다 NMOS 트랜지스터(MN71)의 문턱전압(threshold voltage)만큼 낮은 전압이 인가된다. 따라서, 보호회로(28)에 의해 제 1 인버터(22)를 구성하는 트랜지스터들(MP32, MN32)을 보호할 수 있다.
도 7b의 회로를 보호회로(28)로서 사용하는 경우, 도 5의 레벨 쉬프터의 동작은 다음과 같다.
먼저, 입력신호(VIN)의 전압 레벨이 0V일 때, 즉 입력전압(VIN)이 "로우" 상태일 때, PMOS 트랜지스터(MP34)가 온되고 노드(N2)의 전압인 반전 출력전압(VOUTB)은 "하이" 상태(1.2V)로 된다. 도 7b는 다이오드 연결된 PMOS 트랜지스터(MP72)와 다이오드 연결된 NMOS 트랜지스터(MN72)가 병렬 연결된 구조이다. 입력신호(VIN)의 전압 레벨이 0V일 때, PMOS 트랜지스터(MP72)는 온되고 NMOS 트랜지스터(MN72)는 오프된다. 따라서, PMOS 트랜지스터(MP72)의 문턱전압이 0. 5V일 때, 인버터(22)의 입력단자에는 0.5V가 인가된다. PMOS 트랜지스터(MP32)는 온되고, NMOS 트랜지스터(MN32)는 오프된다. 따라서, 도 7b의 회로를 보호회로(28)로 사용하면, 입력신호(VIN)의 전압 레벨이 0V 즉 "로우" 상태일 때, NMOS 트랜지스터(MN32)와 PMOS 트랜지스터(MP34)가 모두 온되어 반전 출력신호(VOUTB)는 "하이" 상태가 된다. 반전 출력신호(VOUTB)가 "하이" 상태이면, 제 2 인버터(24)를 구성하는 NMOS 트랜지스터(MN33)가 온되어 출력신호(VOUT)는 0V인 "로우" 상태가 된다.
다음, 입력신호(VIN)의 전압 레벨이 3.3V일 때, 즉 입력전압(VIN)이 "하이" 상태일 때, PMOS 트랜지스터(MP34)가 오프된다. 도 7b의 보호회로(28)에 있는 PMOS 트랜지스터(MP72)가 오프되고 NMOS 트랜지스터(MN72)는 온된다. 이 때, PMOS 트랜지스터(MP32)는 오프되고 NMOS 트랜지스터(MN32)는 온된다. 따라서, 반전 출력신호(VOUTB)는 "로우" 상태가 되고, 제 2 인버터(24)를 구성하는 PMOS 트랜지스터(MP33)가 온된다. 출력신호(VOUT)는 1.2V, 즉 "하이" 상태가 된다.
입력라인에 5V의 서지 전압이 입력될 경우, 보호회로(28)가 없으면, 순간적으로 높은 서지전압이 제 1 인버터(22)의 입력단자에 인가된다. 따라서, 제 1 인버터(22)를 구성하는 NMOS 트랜지스터(MN32)와 PMOS 트랜지스터(MP32)의 게이트에 과도한 전압이 인가되어 게이트 산화막이 심하게 스트레스를 받을 수 있다. 그런데, 도 4b의 보호회로를 사용하면, 순간적인 서지전압은 다이오드 연결된 트랜지스터들(MN72, MP72)에 의해 차단될 수 있다. 또한, 3.3V보다 높은 전압이 입력신호(VIN)로서 인가되더라도 다이오드 연결된 NMOS 트랜지스터(MN72)에 의해 제 1 인버터(22)의 입력단자에는 입력신호(VIN)보다 NMOS 트랜지스터(MN72)의 문턱전압만큼 낮은 전압이 인가된다. 따라서, 보호회로(28)에 의해 제 1 인버터(22)를 구성하는 트랜지스터들(MP32, MN32)을 보호할 수 있다.
도 6에 도시된 본 발명의 제 2 실시예에 따른 레벨 쉬프터는 출력신호(VOUT)의 전압 레벨이 입력신호(VIN)의 전압 레벨보다 더 낮은 경우의 예를 나타내고 있으며, 도 2의 레벨 쉬프터와 회로구성이 동일하다. 다만, 도 6의 레벨 쉬프터에서 인버터들(22, 24)에 공급되는 전원전압(VDDH)은 출력신호(VOUT)의 고 전압레벨(3.3V)에 대응하는 전압 레벨을 갖는다.
PMOS 트랜지스터(MP72)와 NMOS 트랜지스터(MN72)가 병렬 연결된 구성을 갖는 도 7b의 회로를 보호회로(26)로 사용하면, 도 5와 도 6의 레벨 쉬프터에서 노드(N2)를 스위칭하는 PMOS 트랜지스터(MP34)는 없어도 회로는 동작한다. 다만, PMOS 트랜지스터(MP34)를 사용하면, 반전 출력신호(VOUTB)가 "하이" 상태로 올라가는 속도를 빠르게 할 수 있다.
도 8a 내지 도 8d는 본 발명의 실시예에 따른 레벨 쉬프터에 대한 시뮬레이션 결과를 나타내는 도면이다. 시뮬레이션에서, 주파수가 200MHz이고 주기의 1/10인 하강시간(falling time)을 갖는 입력신호가 사용되었다. 도 8a와 도 8b는 각각 도 3과 도 2의 회로에 대하여 입력신호와 출력신호의 파형을 도시하고 있으며, 도 8c와 도8d는 각각 도 6과 도 5의 회로에 대하여 입력신호와 출력신호의 파형을 도시하고 있다. 도8a와 도 8c는 출력신호의 전압레벨이 입력신호의 전압 레벨보다 높은 경우의 파형을 나타내고 있으며, 도8b와 도 8d는 입력신호의 전압레벨이 출력신호의 전압 레벨보다 높은 경우의 파형을 나타내고 있다. 도 8a 내지 도 8d에서 알 수 있듯이, 도 2, 도3, 도5, 및 도 6의 레벨 쉬프터는 200MHz의 신호에 대해 고 전압 레벨에서 저 전압 레벨로, 또는 저 전압 레벨에서 고 전압 레벨로 잘 변환하고 있음을 알 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 레벨 쉬프터는 간단한 회로를 사용하여 수백 MHz를 갖는 신호의 전압 레벨을 변환할 수 있다. 또한 본 발명에 따른 레벨 쉬프터는 반도체 집적회로에서 차지하는 면적이 작고, 전력소모도 적다.

Claims (50)

  1. 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하고 다이오드의 정류작용에 기초하여 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력하는 보호회로;
    상기 안정화된 입력신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력하는 제 1 인버터; 및
    상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 1 전압 레벨로 만들어 주는 스위치를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  2. 제 1 항에 있어서, 상기 레벨 쉬프터는
    상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력하는 제 2 인버터를 더 구비하는 것을 특징으로 하는 레벨 쉬프터.
  3. 삭제
  4. 제 2 항에 있어서, 상기 안정화된 입력신호는
    MOS 트랜지스터의 문턱전압을 이용하여 발생되는 것을 특징으로 하는 레벨 쉬프터.
  5. 제 2 항에 있어서, 상기 보호회로는
    상기 입력라인에 공통연결된 게이트와 드레인을 갖고 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  6. 제 2 항에 있어서, 상기 보호회로는
    상기 입력라인에 공통연결된 게이트와 드레인을 갖고 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 PMOS 트랜지스터; 및
    상기 입력라인에 공통연결된 게이트와 드레인 및 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  7. 제 2 항에 있어서, 상기 제 1 및 제 2 인버터는
    각각 상기 제 3 전압 레벨에 대응하는 제 1 전원전압, 및 상기 제 1 전압 레벨에 대응하는 제 2 전원전압에 의해 동작하는 것을 특징으로 하는 레벨 쉬프터.
  8. 제 7 항에 있어서, 상기 제 1 인버터는
    상기 낮춰진 입력신호를 수신하는 게이트와 상기 제 1 전원전압에 연결된 소스와 상기 제 1 노드에 연결된 드레인을 갖는 PMOS 트랜지스터; 및
    상기 낮춰진 입력신호를 수신하는 게이트와 상기 제 2 전원전압에 연결된 소스와 상기 제 1 노드에 연결된 드레인을 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  9. 제 7 항에 있어서, 상기 제 2 인버터는
    상기 반전 출력신호를 수신하는 게이트와 상기 제 1 전원전압에 연결된 소스와 상기 출력라인에 연결된 드레인을 갖는 PMOS 트랜지스터; 및
    상기 반전 출력신호를 수신하는 게이트와 상기 제 2 전원전압에 연결된 소스와 상기 출력라인에 연결된 드레인을 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  10. 제 2 항에 있어서, 상기 스위치는
    상기 입력라인에 연결된 게이트와 상기 제 1 노드에 연결된 드레인과 상기 제 1 전압 레벨에 대응하는 전원전압에 연결된 소스를 갖는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  11. 제 2 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 2 전압 레벨보다 낮은 레벨인 것을 특징으로 하는 레벨 쉬프터.
  12. 제 2 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 2 전압 레벨보다 높은 레벨인 것을 특징으로 하는 레벨 쉬프터.
  13. 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하고 다이오드의 정류작용에 기초하여 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력하는 보호회로;
    상기 안정화된 입력신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력하는 제 1 인버터; 및
    상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 3 전압 레벨로 만들어 주는 스위치를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  14. 제 13 항에 있어서, 상기 레벨 쉬프터는
    상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력하는 제 2 인버터를 더 구비하는 것을 특징으로 하는 레벨 쉬프터.
  15. 삭제
  16. 제 14 항에 있어서, 상기 안정화된 입력신호는
    MOS 트랜지스터의 문턱전압을 이용하여 발생되는 것을 특징으로 하는 레벨 쉬프터.
  17. 제 14 항에 있어서, 상기 보호회로는
    상기 입력라인에 공통연결된 게이트와 드레인을 갖고 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  18. 제 14 항에 있어서, 상기 보호회로는
    상기 입력라인에 공통연결된 게이트와 드레인을 갖고 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 PMOS 트랜지스터; 및
    상기 입력라인에 공통연결된 게이트와 드레인 및 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  19. 제 14 항에 있어서, 상기 제 1 및 제 2 인버터는
    각각 상기 제 3 전압 레벨에 대응하는 제 1 전원전압, 및 상기 제 1 전압 레벨에 대응하는 제 2 전원전압에 의해 동작하는 것을 특징으로 하는 레벨 쉬프터.
  20. 제 19 항에 있어서, 상기 제 1 인버터는
    상기 낮춰진 입력신호를 수신하는 게이트와 상기 제 1 전원전압에 연결된 소스와 상기 제 1 노드에 연결된 드레인을 갖는 PMOS 트랜지스터; 및
    상기 낮춰진 입력신호를 수신하는 게이트와 상기 제 2 전원전압에 연결된 소스와 상기 제 1 노드에 연결된 드레인을 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  21. 제 19 항에 있어서, 상기 제 2 인버터는
    상기 반전 출력신호를 수신하는 게이트와 상기 제 1 전원전압에 연결된 소스와 상기 출력라인에 연결된 드레인을 갖는 PMOS 트랜지스터; 및
    상기 반전 출력신호를 수신하는 게이트와 상기 제 2 전원전압에 연결된 소스와 상기 출력라인에 연결된 드레인을 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  22. 제 14 항에 있어서, 상기 스위치는
    상기 입력라인에 연결된 게이트와 상기 제 1 노드에 연결된 드레인과 상기 제 3 전압 레벨에 대응하는 전원전압에 연결된 소스를 갖는 MOS 트랜지스터를 구비 하는 것을 특징으로 하는 레벨 쉬프터.
  23. 제 14 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 2 전압 레벨보다 낮은 레벨인 것을 특징으로 하는 레벨 쉬프터.
  24. 제 14 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 2 전압 레벨보다 높은 레벨인 것을 특징으로 하는 레벨 쉬프터.
  25. 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하는 단계;
    다이오드의 정류작용에 기초하여 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력하는 단계;
    상기 안정화된 전압신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력하는 단계; 및
    상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 1 전압 레벨로 만드는 단계를 구비하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  26. 제 25 항에 있어서, 상기 레벨 쉬프팅 방법은
    상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력하는 단계를 더 구비하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  27. 삭제
  28. 제 26 항에 있어서, 상기 안정화된 입력신호는
    MOS 트랜지스터의 문턱전압을 이용하여 발생되는 것을 특징으로 하는 레벨 쉬프팅 방법.
  29. 제 26 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 2 전압 레벨보다 낮은 레벨인 것을 특징으로 하는 레벨 쉬프팅 방법.
  30. 제 26 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 2 전압 레벨보다 높은 레벨인 것을 특징으로 하는 레벨 쉬프팅 방법.
  31. 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하는 단계;
    다이오드의 정류작용에 기초하여 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력하는 단계;
    상기 안정화된 입력신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력하는 단계; 및
    상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 3 전압 레벨로 만드는 단계를 구비하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  32. 제 31 항에 있어서, 상기 레벨 쉬프팅 방법은
    상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력하는 단계를 더 구비하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  33. 삭제
  34. 제 32 항에 있어서, 상기 안정화된 입력신호는
    MOS 트랜지스터의 문턱전압을 이용하여 발생되는 것을 특징으로 하는 레벨 쉬프팅 방법.
  35. 제 32 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 2 전압 레벨보다 낮은 레벨인 것을 특징으로 하는 레벨 쉬프팅 방법.
  36. 제 32 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 2 전압 레벨보다 높은 레벨인 것을 특징으로 하는 레벨 쉬프팅 방법.
  37. 입력라인으로부터 제 1 전압 레벨과 제 2 전압 레벨 사이에서 스윙하는 입력신호를 수신하고 다이오드의 정류작용에 기초하여 상기 입력신호에 포함된 서지전압 성분을 줄여서 안정화된 입력신호를 출력하는 보호회로; 및
    상기 안정화된 입력신호를 수신하여 반전시키고 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 반전 출력신호를 제 1 노드에 출력하는 제 1 인버터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  38. 제 37 항에 있어서, 상기 레벨 쉬프터는
    상기 반전 출력신호를 수신하여 반전시키고 상기 제 3 전압 레벨과 상기 제 1 전압 레벨 사이에서 스윙하는 비반전 출력신호를 출력라인에 출력하는 제 2 인버 터를 더 구비하는 것을 특징으로 하는 레벨 쉬프터.
  39. 삭제
  40. 제 38 항에 있어서, 상기 안정화된 입력신호는
    MOS 트랜지스터의 문턱전압을 이용하여 발생되는 것을 특징으로 하는 레벨 쉬프터.
  41. 제 38 항에 있어서, 상기 보호회로는
    상기 입력라인에 공통연결된 게이트와 드레인을 갖고 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 PMOS 트랜지스터; 및
    상기 입력라인에 공통연결된 게이트와 드레인 및 상기 제 1 인버터의 입력단자에 연결된 소스를 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  42. 제 38 항에 있어서, 상기 레벨 쉬프터는
    상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 1 전압 레벨로 만들어 주는 스위치를 더 구비하는 것을 특징으로 하는 레벨 쉬프터.
  43. 제 42 항에 있어서, 상기 스위치는
    상기 입력라인에 연결된 게이트와 상기 제 1 노드에 연결된 드레인과 상기 제 1 전압 레벨에 대응하는 전원전압에 연결된 소스를 갖는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  44. 제 38항에 있어서, 상기 레벨 쉬프터는
    상기 입력신호의 제어하에 상기 제 1 노드를 상기 제 3 전압 레벨로 만들어 주는 스위치를 더 구비하는 것을 특징으로 하는 레벨 쉬프터.
  45. 제 44 항에 있어서, 상기 스위치는
    상기 입력라인에 연결된 게이트와 상기 제 1 노드에 연결된 드레인과 상기 제 3 전압 레벨에 대응하는 전원전압에 연결된 소스를 갖는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  46. 제 38 항에 있어서, 상기 제 1 및 제 2 인버터는
    각각 상기 제 3 전압 레벨에 대응하는 제 1 전원전압, 및 상기 제 1 전압 레벨에 대응하는 제 2 전원전압에 의해 동작하는 것을 특징으로 하는 레벨 쉬프터.
  47. 제 46 항에 있어서, 상기 제 1 인버터는
    상기 낮춰진 입력신호를 수신하는 게이트와 상기 제 1 전원전압에 연결된 소 스와 상기 제 1 노드에 연결된 드레인을 갖는 PMOS 트랜지스터; 및
    상기 낮춰진 입력신호를 수신하는 게이트와 상기 제 2 전원전압에 연결된 소스와 상기 제 1 노드에 연결된 드레인을 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  48. 제 46 항에 있어서, 상기 제 2 인버터는
    상기 제 1 출력신호를 수신하는 게이트와 상기 제 1 전원전압에 연결된 소스와 상기 출력라인에 연결된 드레인을 갖는 PMOS 트랜지스터; 및
    상기 제 1 출력신호를 수신하는 게이트와 상기 제 2 전원전압에 연결된 소스와 상기 출력라인에 연결된 드레인을 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  49. 제 38 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 2 전압 레벨보다 낮은 레벨인 것을 특징으로 하는 레벨 쉬프터.
  50. 제 38 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 2 전압 레벨보다 높은 레벨인 것을 특징으로 하는 레벨 쉬프터.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800426B2 (en) * 2008-03-27 2010-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Two voltage input level shifter with switches for core power off application
US9154133B2 (en) * 2011-09-28 2015-10-06 Texas Instruments Incorporated ESD robust level shifter
JP5694894B2 (ja) * 2011-10-24 2015-04-01 ルネサスエレクトロニクス株式会社 入力回路
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
US9536593B1 (en) * 2016-05-23 2017-01-03 Qualcomm Incorporated Low power receiver with wide input voltage range
CN107564459B (zh) * 2017-10-31 2021-01-05 合肥京东方光电科技有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
KR102514241B1 (ko) 2017-12-05 2023-03-27 삼성전자주식회사 레벨 쉬프터 회로
US11243588B2 (en) * 2018-05-30 2022-02-08 Hangzhou Canaan Intelligence Information Technology Co, Ltd Series circuit and computing device
US11314596B2 (en) * 2018-07-20 2022-04-26 Winbond Electronics Corp. Electronic apparatus and operative method
TWI704493B (zh) * 2019-05-07 2020-09-11 華邦電子股份有限公司 位元資料移位器
US11177011B2 (en) 2019-06-22 2021-11-16 Winbond Electronics Corp. Bit data shifter

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6051318A (ja) 1983-08-31 1985-03-22 Toshiba Corp Ｃｍｏｓシユミツト回路
JPH01213022A (ja) * 1988-02-22 1989-08-25 Toshiba Corp 電圧レベル変換回路
JPH03157011A (ja) * 1989-08-22 1991-07-05 Fujitsu Ltd レベル変換回路及び該レベル変換回路を使用してなる遅延回路
JPH05304462A (ja) * 1992-04-24 1993-11-16 Mitsubishi Electric Corp レベル変換器
JPH11122093A (ja) 1997-10-15 1999-04-30 Nec Corp レベル変換回路
KR19990050092A (ko) * 1997-12-16 1999-07-05 정몽규 펄스 폭 변조 신호 변환장치

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5380355A (en) * 1976-12-27 1978-07-15 Nippon Kokan Kk Sleeve for strip coil
DE3026040C2 (de) * 1980-07-09 1982-05-27 Siemens AG, 1000 Berlin und 8000 München Schalter mit in Serie geschalteten MOS-FET
JPH0773204B2 (ja) * 1983-01-31 1995-08-02 株式会社日立製作所 半導体集積回路装置
JPS62194732A (ja) * 1986-02-21 1987-08-27 Hitachi Ltd デジタルバツフア回路
US4853561A (en) * 1987-06-10 1989-08-01 Regents Of The University Of Minnesota Family of noise-immune logic gates and memory cells
JPH0239622A (ja) * 1988-07-28 1990-02-08 Nec Corp 出力回路
US5036226A (en) * 1989-10-23 1991-07-30 Ncr Corporation Signal converting circuit
US5304872A (en) * 1992-08-10 1994-04-19 Intel Corporation TTL/CMOS input buffer operable with three volt and five volt power supplies
JP3562725B2 (ja) * 1993-12-24 2004-09-08 川崎マイクロエレクトロニクス株式会社 出力バッファ回路、および入出力バッファ回路
JP2922424B2 (ja) * 1994-07-13 1999-07-26 松下電器産業株式会社 出力回路
DE69409247T2 (de) * 1994-12-30 1998-07-16 Sgs Thomson Microelectronics Schnittstellenschaltung für auf einem Halbleiter in MOS/CMOS-Technologie monolithisch integrierte elektronische Einrichtungen
JP3242042B2 (ja) * 1996-10-30 2001-12-25 住友金属工業株式会社 レベルシフト回路
DE19652046C2 (de) * 1996-12-13 2003-08-28 Infineon Technologies Ag Verfahren zur Ermittlung der Temperatur eines Halbleiter-Chips
US5883528A (en) * 1997-03-20 1999-03-16 Cirrus Logic, Inc. Five volt tolerant TTL/CMOS and CMOS/CMOS voltage conversion circuit
US5793592A (en) * 1997-05-13 1998-08-11 International Business Machines Corporation Dynamic dielectric protection circuit for a receiver
US6069493A (en) * 1997-11-28 2000-05-30 Motorola, Inc. Input circuit and method for protecting the input circuit
US6031393A (en) * 1997-12-31 2000-02-29 Intel Corporation Pass gate input buffer for a mixed voltage environment
US5905621A (en) * 1998-01-09 1999-05-18 Ati Technologies Voltage scaling circuit for protecting an input node to a protected circuit
JPH11213022A (ja) 1998-01-26 1999-08-06 Toshiba Corp 設計支援方法及びそのシステム
US6249410B1 (en) * 1999-08-23 2001-06-19 Taiwan Semiconductor Manufacturing Company ESD protection circuit without overstress gate-driven effect
US6329841B1 (en) * 2000-03-02 2001-12-11 Advanced Micro Devices, Inc. Level-shifter for extremely low power supply
US6917239B2 (en) 2000-10-24 2005-07-12 Fujitsu Limited Level shift circuit and semiconductor device
JP4641660B2 (ja) * 2001-05-18 2011-03-02 三菱電機株式会社 レベルシフト回路
JP2003168969A (ja) * 2001-09-18 2003-06-13 Nec Microsystems Ltd レベルシフト回路
KR20040006766A (ko) 2002-07-15 2004-01-24 주식회사 하이닉스반도체 레벨 시프터
KR100432652B1 (ko) * 2002-08-01 2004-05-22 삼성에스디아이 주식회사 레벨 시프터 및 평판 표시 장치
JP3764135B2 (ja) * 2002-10-31 2006-04-05 Ｎｅｃエレクトロニクス株式会社 レベルシフタ
US7504861B2 (en) * 2003-11-20 2009-03-17 Transpacific Ip, Ltd. Input stage for mixed-voltage-tolerant buffer with reduced leakage

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6051318A (ja) 1983-08-31 1985-03-22 Toshiba Corp Ｃｍｏｓシユミツト回路
JPH01213022A (ja) * 1988-02-22 1989-08-25 Toshiba Corp 電圧レベル変換回路
JPH03157011A (ja) * 1989-08-22 1991-07-05 Fujitsu Ltd レベル変換回路及び該レベル変換回路を使用してなる遅延回路
JPH05304462A (ja) * 1992-04-24 1993-11-16 Mitsubishi Electric Corp レベル変換器
JPH11122093A (ja) 1997-10-15 1999-04-30 Nec Corp レベル変換回路
KR19990050092A (ko) * 1997-12-16 1999-07-05 정몽규 펄스 폭 변조 신호 변환장치

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CN1722616A (zh) 2006-01-18

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