KR20040006766A - 레벨 시프터 - Google Patents

Abstract

본 발명에 따른 레벨 시프터는, 승압 전압과 입력단자 사이에 직렬 연결된 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터와, 승압 전압과 접지 전원 전압 사이에 직렬 연결되고, 게이트가 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터의 공통 드레인에 연결된 제2 피모스 트랜지스터 및 게이트에 상기 입력단자를 통해 입력되는 입력신호와 극성이 같고 타이밍이 빠른 제어 신호가 인가되는 제2 엔모스 트랜지스터를 포함하는데, 제1 피모스 트랜지스터의 게이트는 제2 피모스 트랜지스터 및 제2 엔모스 트랜지스터의 공통 드레인에 연결되고, 제1 엔모스 트랜지스터의 게이트에는 내부 전원 전압이 인가되고, 제2 피모스 트랜지스터 및 제2 엔모스 트랜지스터의 공통 드레인에서 레벨 시프트된 출력 신호가 출력되도록 구성되어, 칩 면적의 증가 없이, 즉 트랜지스터의 채널 폭을 크게 하지 않고, 동작 속도를 향상시키면서, 안정적인 동작을 수행할 수 있다.

Description

레벨 시프터{Level shifter}

본 발명은 반도체 메모리 장치의 레벨 시프터에 관한 것으로, 보다 상세하게는 면적의 증가 없이 모스 트랜지스터의 턴 온 시점을 빠르게 하여 고속 동작할 수 있는 반도체 메모리 장치의 레벨 시프터에 관한 것이다.

반도체 메모리 장치의 집적도가 증가함에 따라 칩 사이즈는 매우 중요한 요소가 되고 있다.

현재 코어 영역의 레이아웃을 보면 트랜지스터의 사이즈도 늘리 수 없을 만큼 여유공간이 거의 없는 상태이다. 따라서, 내부 회로의 사이즈는 칩을 설계할 때 매우 중요한 고려 사항이 된다.

또한, 반도체 메모리 장치의 집적도가 증가함에 따라 스피드 문제가 더욱 중요하다.

따라서, 반도체 메모리 장치는 칩 사이즈의 증가 없이 동작 속도를 빠르게 하도록 설계되고 있다.

내부 회로 중에서 레벨 시프터는 현재 반도체 메모리 장치에서 많이 사용되고 있는데, 레벨 시프터는 자체의 지연 성분도 크고, 파이팅(fighting) 문제도 발생하여 스피드를 더욱 떨어뜨리게 되고, 최악의 경우 동작을 수행하지 않는 경우도 발생할 수 있다.

도 1은 종래 기술에 따른 레벨 시프터를 나타낸 회로도이다. 여기서는 4개의 트랜지스터로 구성된 레벨 시프터를 예를 들어 설명한다.

입력 신호 IN를 내부 전원 전압 VPERI으로 버퍼링 하는 두 개의 인버터 INV1, INV2로 구성된 버퍼부(1)와, 승압 전압 VPP과 버퍼부(1)의 출력 단자 사이에 직렬 연결된 피모스 트랜지스터 PM1 및 엔모스 트랜지스터 NM1와, 승압 전압 VPP과 접지 전원 전압 VSS 사이에 직렬 연결되고, 게이트가 피모스 트랜지스터 PM1 및 엔모스 트랜지스터 NM1의 공통 드레인에 연결된 피모스 트랜지스터 PM2 및 게이트가버퍼부(1)의 출력 단자에 연결된 엔모스 트랜지스터 NM2를 포함하여, 피모스 트랜지스터 PM2 및 엔모스 트랜지스터 NM2의 공통 드레인에서 레벨 시프트된 출력 신호 OUTO가 출력된다. 여기서, 피모스 트랜지스터 PM1의 게이트는 피모스 트랜지스터 PM2 및 엔모스 트랜지스터 NM2의 공통 그레인에 연결되고, 엔모스 트랜지스터 NM1의 게이트에는 내부 전원 전압 VPERI이 인가된다.

이와 같이 구성된 종래 기술에 따른 레벨 시프터는 엔모스 트랜지스터 NM2의 채널 폭에 따라 정상 동작을 수행하거나 오동작을 수행하게 되는지의 확률이 다르게 된다. 즉, 입력 신호가 로우 레벨에서 하이 레벨로 천이할 때, 엔모스 트랜지스터 NM2의 채널 폭이 크면 접지전원전압 VSS으로 출력 신호 OUTO의 전하를 빠르게 흘려 보내기 때문에 정상 동작을 수행하게 되지만, 엔모스 트랜지스터 NM2의 채널 폭이 작으면, 출력 신호 OUTO의 전하를 접지전원전압 VSS으로 빠르게 흘려 보내지 못하기 때문에 피모스 트랜지스터 PM1가 턴 온 되고, 피모스 트랜지스터 PM2가 턴 온 되어 있는 상태가 되기 때문에 동작 속도가 매우 느려지게 되거나, 최악의 경우 레벨 시프터로써 동작을 수행하지 못하게 되는 문제점이 있다.

이러한 현상은 출력 신호 OUTO가 하이 레벨에서 로우 레벨로 천이할 경우, 더욱 심각하게 발생하고, 시프트 하고자하는 레벨의 변화량이 크면 클수록 더욱 심화된다.

상기 문제점을 해결하기 위한 본 발명의 목적은, 칩 면적의 증가 없이 동작 속도를 증가시키면서 오동작을 방지하는 것이다.

도 1은 종래 기술에 따른 레벨 시프터를 나타낸 회로도.

도 2는 본 발명에 따른 레벨 시프터를 나타낸 회로도.

도 3은 도 1에 도시된 종래 기술에 따른 레벨 시프터와 도 2에 도시된 본 발명에 따른 레벨 시프터의 동작을 비교하기 위한 입력 신호에 대한 출력신호의 시뮬레이션 파형도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 버퍼부

PM11, PM12 : 피모스 트랜지스터

NM11, NM12 : 엔모스 트랜지스터

INV11, INV12 : 인버터

상기 목적을 달성하기 위한 본 발명의 레벨 시프터는,

승압 전압과 입력단자 사이에 직렬 연결된 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터;

상기 승압 전압과 접지 전원 전압 사이에 직렬 연결되고, 게이트가 상기 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터의 공통 드레인에 연결된 제2 피모스 트랜지스터 및 게이트에 상기 입력단자를 통해 입력되는 입력신호와 극성이 같고 타이밍이 빠른 제어 신호가 인가되는 제2 엔모스 트랜지스터를 포함하는데,

상기 제1 피모스 트랜지스터의 게이트는 상기 제2 피모스 트랜지스터 및 상기 제2 엔모스 트랜지스터의 공통 드레인에 연결되고,

상기 제1 엔모스 트랜지스터의 게이트에는 내부 전원 전압이 인가되고,

상기 제2 피모스 트랜지스터 및 상기 제2 엔모스 트랜지스터의 공통 드레인에서 레벨 시프트된 출력 신호가 출력되는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 레벨 시프터를 나타낸 회로도이다.

입력 신호 IN를 내부 전원 전압 VPERI으로 버퍼링 하는 두 개의 인버터 INV11, INV12로 구성된 버퍼부(11)와, 승압 전압 VPP과 버퍼부(11)의 출력 단자 사이에 직렬 연결된 피모스 트랜지스터 PM11 및 엔모스 트랜지스터 NM11와, 승압 전압 VPP과 접지 전원 전압 VSS 사이에 직렬 연결되고, 게이트가 피모스 트랜지스터 PM11 및 엔모스 트랜지스터 NM11의 공통 드레인에 연결된 피모스 트랜지스터 PM12 및 게이트에 입력 신호 IN가 인가되는 엔모스 트랜지스터 NM12를 포함하여, 피모스 트랜지스터 PM12 및 엔모스 트랜지스터 NM12의 공통 드레인에서 레벨 시프트된 출력 신호 OUTN가 출력된다. 여기서, 피모스 트랜지스터 PM11의 게이트는 피모스 트랜지스터 PM12 및 엔모스 트랜지스터 NM12의 공통 드레인에 연결되고, 엔모스 트랜지스터 NM11의 게이트에는 내부 전원 전압 VPERI이 인가된다.

이와 같이 구성된 본 발명에 따른 레벨 시프터의 동작을 설명하면 다음과 같다.

엔모스 트랜지스터 NM12를 레벨 시프터가 동작하기 이전에 턴 온 시켜 출력 신호 OUTN의 전하를 미리 접지전원전압 VSS으로 흐르게 하기 때문에, 그만큼 피모스 트랜지스터 PM11이 빠르게 턴 온 되어, 피모스 트랜지스터 PM12를 턴 오프 시키기 때문에 파이팅(fighting)의 문제를 해결할 수 있으므로, 출력 신호 OUTN가 하이 레벨에서 로우 레벨로 천이할 때 동작 속도를 개선할 수 있다.

또한, 펄스 폭도 붕괴(degradation)되지 않고 유지하기 때문에 안정적인 동작을 수행할 수 있다.

도 3은 도 1에 도시된 종래 기술에 따른 레벨 시프터와 도 2에 도시된 본 발명에 따른 레벨 시프터의 동작을 비교하기 위한 입력 신호에 대한 출력신호의 시뮬레이션 파형도이다.

이상에서 살펴본 바와 같이, 본 발명에 따른 레벨 스프터는 칩 면적의 증가 없이, 즉 트랜지스터의 채널 폭을 크게 하지 않고, 동작 속도를 향상시키면서, 안정적인 동작을 수행할 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

1. 승압 전압과 입력단자 사이에 직렬 연결된 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터;

   상기 승압 전압과 접지 전원 전압 사이에 직렬 연결되고, 게이트가 상기 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터의 공통 드레인에 연결된 제2 피모스 트랜지스터 및 게이트에 상기 입력단자를 통해 입력되는 입력신호와 극성이 같고 타이밍이 빠른 제어 신호가 인가되는 제2 엔모스 트랜지스터를 포함하는데,

   상기 제1 피모스 트랜지스터의 게이트는 상기 제2 피모스 트랜지스터 및 상기 제2 엔모스 트랜지스터의 공통 드레인에 연결되고,

   상기 제1 엔모스 트랜지스터의 게이트에는 내부 전원 전압이 인가되고,

   상기 제2 피모스 트랜지스터 및 상기 제2 엔모스 트랜지스터의 공통 드레인에서 레벨 시프트된 출력 신호가 출력되는 것을 특징으로 하는 레벨 시프터.
2. 제 1 항에 있어서,

   상기 제2 엔모스 트랜지스터는,

   게이트가 상기 입력단자에 연결된 제3 엔모스 트랜지스터; 및

   게이트에 상기 제어신호가 인가된 제4 엔모스 트랜지스터로 나누어지는데,

   상기 제3 엔모스 트랜지스터의 채널 폭과 상기 제4 엔모스 트랜지스터의 채널 폭의 합은 상기 제2 엔모스 트랜지스터의 채널 폭과 동일한 것을 특징으로 하는레벨 시프터.