KR20020013722A

KR20020013722A - 지연회로 및 방법

Info

Publication number: KR20020013722A
Application number: KR1020010046688A
Authority: KR
Inventors: 타카하시히로유키
Original assignee: 니시가키 코지; 닛뽄덴끼 가부시끼가이샤
Priority date: 2000-08-10
Filing date: 2001-08-02
Publication date: 2002-02-21
Also published as: TW520497B; US7042266B2; JP2002124858A; US20020021159A1

Abstract

본 발명은 전원전압이 저하되더라도 지연시간이 과잉으로 증가하지 않고, 지연시간의 증가를 억제할 수 있는 지연회로를 제공하는 것을 목적으로 하며, 그것을 위한 수단으로서, 본 발명에서는 로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호(SIN)를 지연시키는 지연회로에 있어서, 논리신호(SIN)의 논리레벨이 로우레벨인 경우와 하이레벨인 경우에 지연시간이 다른 지연 특성을 가지며, 로우레벨 및 하이레벨 중, 지연시간이 짧은쪽의 논리레벨을 지연 대상으로 한다. 즉, 지연 경로의 각 노드에 대하여, 각 노드에 나타나는 신호의 천이 영역에 있어서, 오프상태로부터 온상태로 변화되는 n형 MOS 트랜지스터(N11, N12) 및 p형 MOS 트랜지스터(P11, P12)를 MOS 커패시터로서 구비한다. 이로써, 전원전압에 대한 지연시간의 의존성이 억제되고, 전원전압이 저하되더라도 지연시간이 과잉으로 증가되는 일이 없게 된다.

Description

지연회로 및 방법{Delay circuit and method}

본 발명은 로우레벨 및 하이레벨의 2가(値)의 논리레벨을 갖는 논리신호를 지연시키기 위한 지연회로 및 방법에 관한 것으로서, 보다 상세하게는, 전원전압에 대한 지연시간의 의존성을 억제하기 위한 기술에 관한 것이다.

(종래의 기술)

종래, 반도체장치에서는 각 회로를 동작시키는데 필요하게 되는 신호의 타이밍을 얻기 위해 지연회로를 이용하고 있다.

도 16에 종래 기술에 관한 지연회로의 구성예를 도시한다.

동 도면에 도시한 예는, 복수의 인버터(JV1 내지 JV4)에 의해 인버터 체인을 구성하고, 각 인버터의 출력부와 그라운드 사이에는 n형 MOS 트랜지스터(JN1 내지 JN4)를 접속한 것이다. 이들 n형 MOS 트랜지스터(JN1 내지 JN4)의 게이트는 인버터(JV1 내지 JV4)의 출력부에 각각 접속되고, 이들 n형 MOS 트랜지스터(JN1 내지 JN4)의 소스 및 드레인은 그라운드에 접속되어 있다.

이 종래 기술에 관한 지연회로에 의하면, n형 MOS 트랜지스터(JN1 내지 JN4)가 MOS 용량을 형성하고 각 인버터에 용량성의 부하가 접속되기 때문에 각 인버터의 출력신호의 변화가 완만하게 되어 이 지연회로를 통과하는 신호에 지연이 생긴다.

그런데, 근년, 디바이스 구조의 미세화에 따르는 각종 내압의 저하와 저소비전력화의 관점에서, 반도체장치의 전원전압을 저하시켜 내부회로를 저전압으로 동작시키는 것이 통례로 되어있다. 그렇지만, 상술한 종래 기술에 관한 지연회로에 의하면, 전원전압이 저하하면 보통의 논리회로계에서의 지연량에 대하여 지연시간이 과잉으로 증대하여 각 신호의 타이밍 관계가 만족되지 않게 된다는 문제점이 있었다.

이하, 상기 문제점을 상세히 설명한다.

DRAM 등의 반도체장치에서는, 예를 들면, 디코더 내부에 어드레스 신호선이긴 거리에 걸쳐 배선되어 있고, 이 배선 자체가 기생저항과 기생용량을 갖고 있다. 도 17에, 이와같은 종류의 신호선(SL)과 이 신호선을 구동하기 위한 드라이버(D)(인버터)를 도시한다. 이 신호선(SL)의 앞에는 부정적 논리곱(NAND) 등의 논리게이트의 입력부가 접속된다. 동 도면에 있어서, 드라이버(D)로부터 상술한 논리게이트에 신호를 보내는 경우, 드라이버(D)는 신호선(SL)에 기생하는 부하를 구동한다. 이 때, 신호선(SL)상의 신호 레벨은 신호선(SL)의 기생저항(R)과 드라이버(D) 자체의 출력저항(즉, 구동용 트랜지스터의 온 저항)과, 신호선(SL)의 기생용량(C)에 의해 정해지는 시정수에 따라 변화된다.

여기서, 드라이버(D)를 구성하는 구동용 트랜지스터의 온 저항은 전원전압의 의존성을 가지며 전원전압이 저하하면 전원전압의 2승에 비례하여 증가하지만, 신호선의 기생저항은 전원전압의 의존성을 갖지 않는다. 따라서, 일반적으로, 배선의 기생저항을 부하로 갖는 회로계에서는 신호의 지연시간은 전원전압에 대하여 큰 의존성을 갖지 않는 경향을 나타낸다.

이에 대하여, 상술한 도 16에 도시한 지연회로의 경우, 각 인버터의 출력부에 접속된 배선은 짧기 때문에, 실질적인 배선저항은 존재하지 않고, MOS 커패시터와 더불어 시정수로서 기여하는 저항 성분은, 각 인버터를 구성하는 트랜지스터의 온 저항이 지배적이다. 이 때문에 종래의 지연회로에 의하면, 도 18에 도시한 바와 같이, 일반의 논리회로계에 비교하여 전원전압에 대한 지연시간의 의존성이 크게 되어, 전원전압의 저하에 따라 지연시간이 과잉으로 된다. 이 결과, 내부의 논리회로계를 경유한 신호와, 지연회로를 경유한 신호와의 사이에 타이밍상의 어긋남이생겨, 이들의 신호를 받아 동작하는 회로가 오동작하는 경우가 있다.

본 발명은, 상기 사정을 감안하여 이루어진 것으로서, 전원전압이 저하되더라도 지연시간이 과잉으로 증가하지 않고, 지연시간의 증가를 억제하는 것이 가능한 지연회로 및 방법을 제공하는 것을 목적으로 한다.

(과제를 해결하기 위한 수단)

상기 과제를 해결하기 위해, 본 발명은 이하의 구성을 갖는다.

즉, 본 발명에 관한 지연회로는, 로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호를 지연시키는 지연회로에 있어서, 1 또는 2 이상의 인버터로 이루어지는 인버터 체인과, 상기 인버터의 출력부에 접속되고 상기 지연 대상의 논리레벨을 갖는 논리신호가 입력된 경우에 상기 인버터의 출력부에 나타나는 신호의 천이 영역에 있어서 오프상태로부터 온상태가 되는 MOS 커패시터를 구비한 것을 특징으로 한다.

본 발명에 관한 지연회로는, 로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호를 지연시키는 지연회로에 있어서, 1 또는 2 이상의 인버터로 이루어지는 인버터 체인과, 상기 인버터의 출력부에 접속되고 전원전압에 대한 상기 인버터의 출력저항의 변화에 대응하여 용량치가 변화되는 MOS 커패시터를 구비한 것을 특징으로 한다.

상기 지연회로에 있어서, 상기 MOS 커패시터가 온상태에 있는 게이트 전압범위와 오프상태에 있는 게이트 전압 범위와의 비율은, 상기 인버터의 출력부에 나타나는 신호의 천이 영역에 있어서 전원전압의 증감에 비례하는 것을 특징으로 한다.

상기 지연회로에 있어서, 상기 MOS 커패시터의 용량치는, 상기 인버터의 출력부에 나타나는 신호의 천이 영역에 있어서 증가되는 방향으로 변화되는 것을 특징으로 한다.

상기 지연회로에 있어서, 상기 MOS 커패시터는, 상기 논리신호의 전반 경로상의 노드로서 상기 논리신호의 논리레벨이 로우레벨로부터 하이레벨로 변화되는 노드에 게이트가 접속되고, 소스 및 드레인이 그라운드에 고정된 n형 MOS 트랜지스터로 이루어지는 것을 특징으로 한다.

상기 지연회로에 있어서, 상기 MOS 커패시터는, 예를 들면, 상기 논리신호의 전반 경로상의 노드로서 상기 논리신호의 논리레벨이 하이레벨로부터 로우레벨로 변화되는 노드에 게이트가 접속되고, 소스 및 드레인이 전원전압에 고정된 p형 MOS 트랜지스터로 이루어지는 것을 특징으로 한다.

상기 지연회로에 있어서, 상기 MOS 커패시터는, 예를 들면, 상기 논리신호의 전반 경로상의 노드로서 상기 논리신호의 논리레벨이 하이레벨로부터 로우레벨로 변화되는 노드에 소스 및 드레인이 접속되고, 게이트가 전원전압에 고정된 n형 MOS 트랜지스터로 이루어지는 것을 특징으로 한다.

상기 지연회로에 있어서, 상기 MOS 커패시터는, 예를 들면, 상기 논리신호의 전반 경로의 노드로서 상기 논리신호의 논리레벨이 로우레벨로부터 하이레벨로 변화되는 노드에 소스 및 드레인이 접속되고, 게이트가 그라운드에 고정된 p형 MOS 트랜지스터로 이루어지는 것을 특징으로 한다.

본 발명에 관한 지연회로는, 로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호를 지연시키는 지연회로에 있어서, 1 또는 2 이상의 인버터를 종속 접속하여 이루어지는 인버터 체인을 구비하고, 지연 대상의 상기 논리신호의 논리레벨에 따라서 상기 인버터를 구성하는 p형 MOS 트랜지스터 및 n형 MOS 트랜지스터의 각 게이트 임계치 전압을 서로 역방향으로 시프트시킨 것을 특징으로 한다.

본 발명에 관한 지연방법은, 로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호를 지연시키는 지연방법에 있어서, (a) 초기 상태에 있어서 상기 논리신호의 전반 경로상에 접속된 MOS 커패시터를 오프상태로 하고, (b) 상기 논리신호에 의거하여 상기 MOS 커패시터를 오프상태로부터 온상태로 변화시키는 것을 특징으로 한다.

상기 지연방법에 있어서, 상기 MOS 커패시터의 용량치는, 예를 들면, 해당 MOS 커패시터가 접속된 상기 전반 경로상의 노드에 나타나는 신호의 천이 영역에 있어서 증가되는 방향으로 변화되는 것을 특징으로 한다.

도 1a 및 도 1b는 본 발명의 실시 형태 1에 관한 지연회로의 구성을 도시한 회로도.

도 2a 및 도 2b는 본 발명의 실시 형태 2에 관한 지연회로의 구성을 도시한 회로도.

도 3은 본 발명의 실시 형태 3에 관한 지연회로의 구성을 도시한 회로도.

도 4는 본 발명의 실시 형태 4에 관한 지연회로의 구성을 도시한 회로도.

도 5는 본 발명의 실시 형태 5에 관한 지연회로의 구성을 도시한 회로도.

도 6은 본 발명의 실시 형태 6에 관한 지연회로의 구성을 도시한 회로도.

도 7은 본 발명의 실시 형태 7에 관한 지연회로의 구성을 도시한 회로도.

도 8a 및 도 8b는 본 발명의 실시 형태 8에 관한 지연회로를 설명하기 위한 회로도.

도 9는 본 발명의 실시 형태 8에 관한 지연회로의 변형예를 도시한 회로도.

도 10은 본 발명의 실시 형태 8에 관한 지연회로의 다른 변형예를 도시한 회로도.

도 11은 본 발명의 실시 형태 9에 관한 펄스 발생회로의 구성을 도시한 회로도.

도 12는 본 발명의 실시 형태 9에 관한 펄스 발생회로의 동작을 설명 하기 위한 파형도.

도 13은 본 발명의 실시 형태 9에 관한 펄스 발생회로의 전원전압 의존성을 설명하기 위한 특성도.

도 14는 본 발명의 실시 형태 10에 관한 타이밍 조정회로의 구성을 도시한 회로도.

도 15는 본 발명의 실시 형태 10에 관한 타이밍 조정회로의 동작을 설명하기 위한 파형도.

도 16은 종래 기술에 관한 지연회로의 구성예를 도시한 회로도.

도 17은 지연회로와 함께 반도체장치에 탑재되는 논리회로계의 일예를 도시한 회로도.

도 18은 지연회로와 논리회로계의 전원전압 의존성이 다름을 설명하기 위한 특성도.

(도면의 주요부분에 대한 부호의 설명)

V11 내지 V14, V41, V42, V44, V46, V51 : 인버터

V71, V72, V81, V82, V91 내지 V94: 인버터

V1101 내지 V1106, V1401 내지 V1405 : 인버터

V43, V45 : 부정적 논리합 게이트

V61, V63 : 논리곱 게이트

V62 : 부정적 논리곱 게이트

D51, D52, D53, D54, D61, D62 : 지연계

D11, D14 : 지연회로

G11, G14 : 부정적 논리곱 게이트

N11, N12, N21, N22, N31, N32 : n형 MOS 트랜지스터

N41, N42, N51, N52 : n형 MOS 트랜지스터

N73, N91 내지 N93 : n형 MOS 트랜지스터

N1101 내지 N1109, N1401 내지 N1408 : n형 MOS 트랜지스터

P1101 내지 P1110, P1401 내지 P1408 : p형 MOS 트랜지스터

P11, P12, P21, P22, P31, P32 : p형 MOS 트랜지스터

P51, P52, P72, P91 내지 P93 : p형 MOS 트랜지스터

R11, R14 : 논리회로

(발명의 실시 형태)

이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.

<실시 형태 1>

도 1a 및 도 1b에 본 발명의 실시 형태 1에 관한 지연회로의 구성을 도시한다.

상기 지연회로는, 로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호(SIN)를 지연시켜 신호(SOUT)로서 출력하는 것으로서, 입력하는 논리신호(SIN)의 논리레벨이 로우레벨인 경우와 하이레벨인 경우에서 지연시간이 다른 지연 특성을 가지며, 이 논리신호(SIN)의 논리레벨로서 주어지는 로우레벨 및 하이레벨의 논리레벨중, 지연시간이 짧은쪽의 논리레벨을 지연 대상으로 하는 지연계로서 구성되어 있다. 동 도면에 도시한 예에서는, 논리신호(SIN)의 하이레벨을 지연 대상으로 하고, 논리신호(SIN)가 로우레벨로부터 하이레벨로 변화된 경우에 논리신호(SIN)를 지연시키도록 기능한다.

이하, 상기 지연회로의 구성을 상세히 설명한다.

도 1a 및 도 1b에 도시한 바와 같이, 본 지연회로는, 인버터(V11 내지 V14)로 이루어지는 인버터 체인과, p형 MOS 트랜지스터(P11, P12) 및 n형 MOS 트랜지스터(N11, N12)로 구성된다. 인버터(V11 내지 V14)는 p형 MOS 트랜지스터와 n형 MOS 트랜지스터에 의해 MOS 구성된 것이다. 구체적으로는, 이들의 각 인버터를 구성하는 p형 MOS 트랜지스터 및 n형 MOS 트랜지스터의 각 소스는 전원 및 그라운드에 각각 접속되고, 각 게이트는 공통 접속되어 인버터의 입력부가 되고, 각 드레인은 공통 접속되어 인버터의 출력부가 된다.

또한, p형 MOS 트랜지스터(P11, P12)는, 인버터(V11, V13)의 출력부에 각각 접속되고, 지연 대상의 논리레벨을 갖는 논리신호가 입력된 경우에 인버터(V11,V13)의 출력부에 나타나는 신호의 천이 영역에 있어서 오프상태로부터 온상태가 되는 MOS 커패시터로서 기여한다. 구체적으로는, p형 MOS 트랜지스터(P11)의 게이트는 인버터(V11)의 출력부에 접속되고 그 소스 및 드레인은 전원에 접속되어 있다. p형 MOS 트랜지스터(P12)의 게이트는 인버터(V13)의 출력부에 접속되고 그 소스 및 드레인은 전원에 접속되어 있다.

또한, n형 MOS 트랜지스터(N11, N12)는, 인버터(V12, V14)의 출력부에 각각 접속되고, 지연 대상의 논리레벨을 갖는 논리신호가 입력된 경우에 인버터(V12, V14)의 출력부에 나타나는 신호의 천이 영역에 있어서 오프상태로부터 온상태가 되는 MOS 커패시터로서 기여한다. 구체적으로는, n형 MOS 트랜지스터(N11)의 게이트는 인버터(V12)의 출력부에 접속되고 그 소스 및 드레인은 그라운드에 접속되어 있다. n형 MOS 트랜지스터(N12)의 게이트는 인버터(V14)의 출력부에 접속되고 그 소스 및 드레인은 그라운드 전원에 접속되어 있다.

이와 같이, MOS 커패시터를 이루는 p형 MOS 트랜지스터(P11, P12)는, 논리신호(SIN)의 전반 경로상의 노드로서 논리신호(SIN)의 논리레벨이 하이레벨로부터 로우레벨로 변화되는 노드에 게이트가 접속되어 있고, 마찬가지로 MOS 커패시터를 이루는 n형 MOS 트랜지스터(N11, N12)는, 논리신호(SIN)의 전반 경로상의 노드로서 논리신호(SIN)의 논리레벨이 로우레벨로부터 하이레벨로 변화되는 노드에 게이트가 접속되어 있다. 즉, 이 실시 형태 1에서는, 논리신호(SIN)로서 지연 대상의 하이레벨이 입력된 경우에, 출력신호가 하이레벨로부터 로우레벨로 변화되는 인버터의 출력부에 대하여 p형 MOS 트랜지스터로 이루어지는 MOS 커패시터를 마련하고, 출력신호가 로우레벨로부터 하이레벨로 변화되는 인버터의 출력부에 대하여 n형 MOS 트랜지스터로 이루어지는 MOS 커패시터를 마련하고 있다.

여기서, MOS 커패시터를 이루는 p형 MOS 트랜지스터(P11, P12) 및 n형 MOS 트랜지스터(N11, N12)의 게이트 임계치 전압(Vt)은, 표준적인 트랜지스터의 게이트 임계치 전압보다도 높게 설정되어 있다. 이하, 본 발명에 있어서, 「고Vt」라고 기재하는 경우는, 표준보다도 높은 게이트 임계치 전압(Vt)을 의미하고, 「저Vt」라고 기재하는 경우는, 표준의 게이트 임계치 전압을 의미하는 것으로 한다. 단, 「고Vt」와 「저Vt」의 의미 내용은, 이에 한정되는 것이 아니라, 상대적으로 대소관계에 있는 2종류의 게이트 임계치 전압에 대해 이용된다.

또한, 본 실시 형태 1에서는, 논리신호(SIN)의 하이레벨을 지연 대상으로 하지만, 로우레벨을 지연 대상으로 하는 경우에는, 도 1b에 도시한 구성을 채용하면 좋다. 즉, 이 경우의 지연회로는, 상술한 도 1a에 도시한 구성에 있어서, p형 MOS 트랜지스터(P11, P12) 대신에 n형 MOS 트랜지스터(N21, N22)를 구비하고, n형 MOS 트랜지스터(N11, N12) 대신에 p형 MOS 트랜지스터(P21, P22)를 구비하여 구성된다.

여기서, p형 MOS 트랜지스터(P21, P22)는, 인버터(V11, V13)의 출력부에 각각 접속되고, 지연 대상의 논리레벨(하이레벨)을 갖는 논리신호가 입력된 경우에 인버터(V11, V13)의 출력부에 나타나는 신호의 천이 영역에 있어서 오프상태로부터 온상태가 되는 MOS 커패시터로서 기여한다. n형 MOS 트랜지스터(N21, N22)는, 인버터(V12, V14)의 출력부에 각각 접속되고, 지연 대상의 논리레벨(하이레벨)을 갖는 논리신호가 입력된 경우에 인버터(V12, V14)의 출력부에 나타나는 신호의 천이 영역에 있어서 오프상태로부터 온상태가 되는 MOS 커패시터로서 기여한다.

이하, 도 1a를 참조하여 이 실시 형태 1의 동작(논리신호의 지연방법)을 설명한다.

초기 상태에 있어서, 논리신호(SIN)의 논리레벨은, 로우레벨에 있는 것으로 한다. 이 경우, 인버터(V11, V13)의 출력신호는 하이레벨에 있고, 인버터(V12, V14)의 출력신호는 로우레벨에 있다. 따라서, 논리신호(SIN)의 전반 경로상에 접속된 MOS 커패시터, 즉 p형 MOS 트랜지스터(P11, P12) 및 n형 MOS 트랜지스터(N11, N12)는 오프상태가 된다.

또한, 본 발명에 있어서, MOS 커패시터가 오프상태에 있다는 것은, 이 MOS 커패시터를 구성하는 MOS 트랜지스터에는 채널이 형성되어 있지 않음을 의미하고, MOS 커패시터가 온상태에 있다는 것은, 이 MOS 커패시터를 구성하는 MOS 트랜지스터에 채널이 형성되어 있음을 의미하는 것으로 한다.

다음에, 어떤 타이밍에서 논리신호(SIN)가 로우레벨로부터 하이레벨로 변화되면, 이것을 받아, 인버터(V11 내지 V14)의 출력신호가 차례로 변화된다. 이 때, 초기 상태에 있어서 오프상태에 있던 p형 MOS 트랜지스터 (P11), n형 MOS 트랜지스터(N11), p형 MOS 트랜지스터(P12), n형 MOS 트랜지스터(N12)가, 오프상태로부터 온상태로 변화된다. 즉, 논리신호(SIN)에 의거하여 MOS 커패시터를 이루는 p형 MOS 트랜지스터(P11, P12) 및 n형 MOS 트랜지스터(N11 N12)가 오프상태로부터 온상태로 차례로 변화된다

MOS 커패시터를 이루는 p형 MOS 트랜지스터(P11, P12) 및 n형 MOS 트랜지스터(N11, N12)는, 오프상태에서는 채널이 형성되어 있지 않기 때문에 MOS 커패시터의 용량치가 작고, 온상태에서는 채널이 형성되어 있기 때문에 MOS 커패시터의 용량치가 커진다. 따라서, MOS 커패시터를 구성하는 이들 p형 MOS 트랜지스터(P11, P12) 및 n형 MOS 트랜지스터(N11, N12)의 용량치는, 인버터(V11 내지 V14)의 각 출력부에 나타나는 신호의 천이 영역에 있어서 증가되는 방향으로 변화된다.

여기서, p형 MOS 트랜지스터(P11, P12) 및 n형 MOS 트랜지스터(N11, N12)가 초기 상태에 있어서 오프상태에 있기 때문에 이들 MOS 커패시터가 초기 상태에서 온상태에 있는 경우에 비교하여, 논리신호(SIN)에 대하여 주어지는 지연시간이 상대적으로 짧게 된다. 즉, 이 지연회로는, 논리신호(SIN)에 대하여 주어지는 지연시간이 짧게 되도록, 하이레벨과 로우레벨에서 지연시간이 다른 지연 특성을 갖고 있다. 단, 지연시간의 단축량은, 지연 대상의 하이레벨의 논리신호(SIN)에 대하여 필요한 지연시간이 주어지는 것을 한도로 한다. 이러한 지연 특성에 의해, 지연 대상의 논리레벨에 주어지는 지연시간을 유효하게 억제하여 전원전압에 대한 지연시간의 의존성을 억제한다.

본 실시 형태 1에서는, 지연 대상의 논리신호의 천이 영역에 있어서, MOS 커패시터를 오프상태로부터 온상태로 변화시키고, 이 MOS 커패시터의 용량치를 증가되는 방향으로 변화시키고 있지만, 관점을 바꾸면, MOS 커패시터를 이루는 p형 MOS 트랜지스터(P11, P12) 및 n형 MOS 트랜지스터(N11, N12)는, 전원전압에 대한 인버터(V13 내지 V14)의 출력저항의 변화에 대응하여 그 용량치가 변화되도록 행동하는 것으로 말할 수 있다. 예를 들면, 전원전압이 저하하고 트랜지스터의 구동 전류가감소하고 겉보기 온 저항이 증가하면, MOS 커패시터의 용량치가 상대적으로 감소하여 지연량의 증가를 억제한다.

또한, 관점을 바꾸면, 지연회로를 이루는 각 인버터의 출력부에 나타나는 신호의 천이 영역에 있어서, MOS 커패시터가 온상태에 있는 게이트 전압 범위와 오프상태에 있는 게이트 전압 범위와의 비율이, 전원전압의 증감에 비례하는 것이라고 말 할 수 있다. 예를 들면, 도 1a에 도시한 n형 MOS 트랜지스터(N11)를 예로 하여 구체적으로 설명하면, n형 MOS 트랜지스터(N11)가 온상태에 있는 게이트 전압 범위란, 이 n형 MOS 트랜지스터(N11)의 게이트 임계치 전압(Vt)에서부터 전원전압까지의 게이트 전압의 범위를 가리키고, n형 MOS 트랜지스터(N11)가 오프상태에 있는 게이트 전압 범위란, 그라운드로부터 이 n형 MOS 트랜지스터(N11)의 게이트 임계치 전압(Vt)까지의 게이트 전압의 범위를 가리킨다.

여기서, 전원전압에 대하여 게이트 임계치 전압(Vt)은 일정하기 때문에, n형 MOS 트랜지스터(N11)가 오프상태에 있는 게이트 전압 범위는, 전원전압의 변화에 대하여 일정하다. 이에 대하여, n형 MOS 트랜지스터(N11)가 온상태에 있는 게이트 전압 범위는, 전원전압이 변화된 분만큼 변화된다. 결국, MOS 커패시터가 온상태에 있는 게이트 전압 범위와 오프상태에 있는 게이트 전압 범위와의 비율이, 전원전압의 증감에 비례하는 것으로 된다.

이상 설명한 바와 같이, 이 실시 형태 1에 의하면, 초기 상태에서 MOS 커패시터를 오프상태로 하고, 지연 대상의 논리신호에 의거하여 온상태로 변화시키도록 했기 때문에, 필요한 지연시간이 얻어지는 동시에, 이 지연시간의 전원전압 의존성을 억제하는 것이 가능해진다. 따라서, 전원전압이 저하되더라도, 지연시간이 과잉으로 증가되는 일이 없게 되고, 지연회로의 지연 특성(즉 전원전압에 대한 의존성)과, 배선 부하를 구동하는 논리회로계의 지연 특성을 정합(整合)시키는 것이 가능해진다. 따라서, 전원전압의 변화에 대하여, 지연회로와 다른 논리회로계를 각각 경유한 신호간의 타이밍을 안정적으로 유지하는 것이 가능해지고, 이들의 신호를 받아 동작하는 회로의 오동작을 방지하는 것이 가능해진다.

<실시 형태 2>

이하, 본 발명의 실시 형태 2를 설명한다.

도 2a 및 도 2b에 본 실시 형태 2에 관한 지연회로의 구성예를 도시한다.

상술한 실시 형태 1에서는, 논리신호(SIN)에 의거하여 출력신호가 하이레벨로부터 로우레벨로 변화되는 인버터의 출력부에 p형 MOS 트랜지스터로 이루어지는 MOS 커패시터를 마련하고, 출력신호가 로우레벨로부터 하이레벨로 변화되는 인버터의 출력부에 n형 MOS 트랜지스터로 이루어지는 MOS 커패시터를 마련했지만, 이 실시 형태 2에서는, 논리신호(SIN)에 의거하여 출력신호가 하이레벨로부터 로우레벨로 변화되는 인버터의 출력부, 또는 출력신호가 로우레벨로부터 하이레벨로 변화되는 인버터의 출력부중 어느 하나에만 MOS 커패시터를 마련한다.

도 2a에 도시한 예는, 상술한 도 1a에 도시한 실시 형태 1에 관한 구성에 있어서, MOS 커패시터로서의 n형 MOS 트랜지스터(N11, N12)를 생략하고, 고Vt의 p형 MOS 트랜지스터(P11, P12)만을 이용한 것이다. 이 구성에 의하면, 인버터(V11,V13)의 출력신호가 하이레벨로부터 로우레벨로 변화되는 경우에 p형 MOS 트랜지스터(P11, P12)가 오프상태로부터 온상태로 변화되고, 이들 인버터의 출력신호의 천이 영역에 있어서 MOS 커패시터의 용량치가 증가되는 방향으로 변화된다. 따라서, MOS 커패시터로서 p형 MOS 트랜지스터만을 이용하여 전원전압 의존성이 적은 지연회로를 실현할 수 있고, 더구나 도 1a에 도시한 구성과 비교하여 회로 구성을 간략화 할 수 있다.

도 2b에 도시한 예는, 상술한 도 1b에 도시한 구성에 있어서, MOS 커패시터로서의 p형 MOS 트랜지스터(P21, P22)를 생략하고, 고Vt의 n형 MOS 트랜지스터(N21, N22)만을 이용한 것이다. 이 구성에 의하면, 인버터(V11, V13)의 출력신호가, 로우레벨로부터 하이레벨로 변화되는 경우에 n형 MOS 트랜지스터(N21, N22)가 오프상태로부터 온상태로 변화되고, 이들 인버터의 출력신호의 천이 영역에 있어서 MOS 커패시터의 용량치가 증가되는 방향으로 변화된다. 따라서, MOS 커패시터로서 n형 MOS 트랜지스터만을 이용하여 전원전압 의존성이 적은 지연회로를 실현할 수 있고, 더구나 도 1b에 도시한 구성과 비교하여 회로 구성을 간략화 할 수 있다.

<실시 형태 3>

이하, 실시 형태 3을 설명한다.

도 3에, 본 실시 형태 3에 관한 지연회로의 구성예를 도시한다.

동 도면에 도시한 예는, 상술한 도 1a에 도시한 실시 형태 1에 관한 구성에 있어서, MOS 커패시터로서 p형 MOS 트랜지스터(P11, P12) 대신에 고Vt의 n형 MOS트랜지스터(N31, N32)를 구비하고, n형 MOS 트랜지스터(N11, N12) 대신에 고Vt의 p형 MOS 트랜지스터(P31, P32)를 구비한다.

여기서, n형 MOS 트랜지스터(N31)의 드레인 및 소스는 인버터(V11)의 출력부에 공통 접속되고, n형 MOS 트랜지스터(N32)의 드레인 및 소스는 인버터(V13)의 출력부에 접속되고, 이들 n형 MOS 트랜지스터(N31, N32)의 게이트는 함께 전원전압(VDD)에 고정된다. 또한, p형 MOS 트랜지스터(P31)의 드레인 및 소스는 인버터(V12)의 출력부에 접속되고, p형 MOS 트랜지스터(P32)의 드레인 및 소스는 인버터(V14)의 출력부에 접속되고, 이들 p형 MOS 트랜지스터(P31, P32)의 게이트는 함께 전원전압(VDD)에 고정된다. 즉, MOS 커패시터를 이루는 n형 MOS 트랜지스터의 소스 및 드레인은, 논리신호(SIN)의 전반 경로상의 노드로서, 이 논리신호(SIN)의 논리레벨이 하이레벨로부터 로우레벨로 변화되는 노드에 접속되고, 게이트가 전원전압에 고정되어 있다. 또한, 마찬가지로 MOS 커패시터를 이루는 p형 MOS 트랜지스터의 소스 및 드레인은, 논리신호(SIN)의 전반 경로상의 노드로서, 이 논리신호(SIN)의 논리레벨이 로우레벨로부터 하이레벨로 변화되는 노드에 접속되고, 게이트가 그라운드에 고정되어 있다.

본 구성에 의하면, 인버터(V11, V13)의 출력신호가 하이레벨로부터 로우레벨로 변화되는 경우, n형 MOS 트랜지스터(N31, N32)가 오프상태로부터 온상태로 변화되고, 이들 인버터의 출력신호의 천이 영역에 있어서 MOS 커패시터의 용량치가 증가되는 방향으로 변화된다. 또한, 인버터(V12, V14)의 출력신호가 로우레벨로부터 하이레벨로 변화되는 경우, p형 MOS 트랜지스터(P31, P32)가 오프상태로부터 온상태로 변화되고, 이들 인버터의 출력신호의 천이 영역에 있어서 MOS 커패시터의 용량치가 증가되는 방향으로 변화된다. 따라서, 상술한 도 1a에 도시한 실시 형태 1에 관한 지연회로와 같이, 전원전압 의존성이 적은 지연회로를 실현할 수 있다.

또한, 상술한 도 1a에 도시한 구성과 도 3에 도시한 구성과의 대응관계를 본따서, 상술한 도 1b에 도시한 실시 형태 1의 구성에 있어서, p형 MOS 트랜지스터(P21, P22) 및 n형 MOS 트랜지스터(N21, N22) 대신에, 도 3에 도시한 n형 MOS 트랜지스터(N31, N32) 및 p형 MOS 트랜지스터(P31, P32)를 마련하여도 좋다. 또한, 특히 설명하지 않지만, 도 2a 및 도 2b에 도시한 실시 형태 2에 관한 구성에 있어서, 각 MOS 커패시터로서, 소스 및 드레인이 각 인버터의 출력부에 접속되고, 게이트가 전원전압 또는 그라운드에 고정된 MOS 트랜지스터를 마련하여도 좋다.

<실시 형태 4>

이하, 본 발명의 실시 형태 4를 설명한다.

도 4에, 본 실시 형태 4에 관한 지연회로의 구성예를 도시한다.

상기 지연회로는, 전술한 도 2b에 도시한 지연회로를 응용한 것으로, 지연 경로상에 부정적 논리합 게이트(V43, V45)를 마련함에 의해, 논리신호가 하이레벨로 복귀한 경우에, 지연회로의 내부 상태를 빠르게 원래의 상태로 복귀시키도록 구성된 것이다.

동 도면에 있어서, 인버터(V41, V42) 및 고Vt의 n형 MOS 트랜지스터(N41)는, 도 2b에 도시한 구성과 같은 사상에 의거하는 지연 경로를 형성하고,논리신호(SIN)를 지연시켜 부정적 논리합 게이트(V43)의 한쪽의 입력부에 준다. 이 부정적 논리합 게이트(V43)의 다른쪽의 입력부에는, 논리신호(SIN)가 직접적으로 주어진다. 부정적 논리합 게이트(V43)와 고Vt의 n형 MOS 트랜지스터(N42)와 인버터(V44)도 도 2b에 도시한 구성과 같은 사상에 의거하는 지연 경로를 형성하고, 인버터(V42)의 출력신호를 지연시켜 부정적 논리합 게이트(V45)의 한쪽의 입력부에 준다. 이 부정적 논리합 게이트(V45)의 다른쪽의 입력부에는, 상술한 논리신호(SIN)가 직접적으로 주어진다. 부정적 논리합 게이트(V45)의 출력신호는, 인버터(V46)에 주어지고, 신호(SOUT)로서 출력된다.

본 실시 형태 4에서는, 초기 상태로 논리신호(SIN)가 하이레벨에 있고, 이 상태로부터 논리신호가 로우레벨로 변화되면, 이 논리신호(SIN)가, 인버터(V41), n형 MOS 트랜지스터(N41), 인버터(V42)로 이루어지는 지연계와, 부정적 논리합 게이트(V43), n형 MOS 트랜지스터(N42), 인버터(V44)로 이루어지는 지연계를 지나서 부정적 논리합 게이트(V45)에 주어지고, 이 부정적 논리합 게이트(V45) 및 인버터(V46)를 지나서 신호(SOUT)로서 출력된다. 따라서, 논리신호(SIN)는 지연되어 신호(SOUT)로서 출력된다.

이에 대하여, 논리신호(SIN)가 로우레벨로부터 하이레벨로 변화된 경우, 부정적 논리합 게이트(V43, V44)의 출력신호가 강제적으로 로우레벨로 되고, 이 지연회로의 내부 상태가 초기 상태로 빠르게 되돌려진다.

따라서, 본 실시 형태 4에 의하면, 전원전압의 의존성을 억제하면서 지연 대상의 논리신호(SIN)의 로우레벨을 유효하게 지연시키고, 더구나 다음에 입력되는논리신호(SIN)의 로우레벨로 빠르게 대처하는 것이 가능해진다.

<실시 형태 5>

본 발명의 실시 형태 5를 설명한다.

도 5에 본 실시 형태 5에 관한 지연회로의 구성예를 도시한다.

상술한 실시 형태 1 내지 4는 로우레벨 또는 하이레벨중 어느 하나를 지연 대상으로 하는 것이지만, 이 실시 형태 5에 관한 지연회로는, 로우레벨 및 하이레벨의 양쪽을 지연 대상으로 하는 것이다.

도 5에 도시한 지연회로는, 논리신호(SIN)를 입력하는 인버터(V51)와, 로우레벨을 지연시키는 지연계(D51, D52)와, 하이레벨을 지연시키는 지연계(D53, D54)와, p형 MOS 트랜지스터(P51, P52) 및 n형 MOS 트랜지스터(N51, N52)로 구성된다. 단, 지연계(D51, D52)는, 전술한 도 1b에 도시한 구성과 같은 구성을 가지며, 지연계(D53, D54)는, 전술한 도 1a에 도시한 구성과 같은 구성을 갖는다.

더욱 구체적으로 구성을 설명한다.

인버터(V51)의 출력부에는 지연계(D51)의 입력부가 접속되고 이 지연계(D51)의 출력부에는 지연계(D52)의 입력부가 접속된다. 또한, 인버터(V51)의 출력부에는 지연계(D53)의 입력부가 접속되고 이 지연계(D53)의 출력부에는 지연계(D54)의 입력부가 접속된다. p형 MOS 트랜지스터(P51)의 소스는 전원에 접속되고 그 게이트에는 지연계(D52)의 출력부가 접속된다. p형 MOS 트랜지스터(P52)의 소스는 상술한 p형 MOS 트랜지스터(P51)의 드레인에 접속되고 그 게이트에는 지연계(D53)의 출력부가 접속된다. n형 MOS 트랜지스터(N51)의 소스는 그라운드에 접속되고 그 게이트에는 지연계(D54)의 출력부가 접속된다. n형 MOS 트랜지스터(N52)의 소스는 상술한 n형 MOS 트랜지스터(N51)의 드레인에 접속되고 그 게이트에는 지연계(D51)의 출력부가 접속된다. p형 MOS 트랜지스터(P52)의 드레인과 n형 MOS 트랜지스터(N52)의 드레인의 접속점은 이 지연회로의 출력부가 된다.

다음에, 본 실시 형태 5의 동작을 설명한다. 논리신호(SIN)가 로우레벨로부터 하이레벨로 변화된 경우, 인버터(V51)의 출력신호가 하이레벨로부터 로우레벨로 변화된다. 이 인버터(V51)의 출력신호는, 지연계(D51)에 의해 지연되어 n형 MOS 트랜지스터(N52)의 게이트에 주어져 이 n형 MGS 트랜지스터(N52)를 오프상태로 하고, 또한 지연계(D52)에 의해 지연되어 p형 MOS 트랜지스터(P51)의 게이트에 주어져 이 p형 MOS 트랜지스터(P51)를 온상태로 한다. 한편, 인버터(V51)의 출력신호는, 지연계(D53)에 의해 지연되어 p형 MOS 트랜지스터(P52)의 게이트에 주어져 이 p형 MOS 트랜지스터(P52)을 온상태로 하고, 또한 지연계(D54)에 의해 지연되어 n형 MOS 트랜지스터(N51)의 게이트에 주어져 이 n형 MOS 트랜지스터(N51)를 오프상태로 한다.

여기서, p형 MOS 트랜지스터(P51, P52) 및 n형 MOS 트랜지스터(N51, N52)의 각 동작상태에 주목하면, p형 MOS 트랜지스터(P51)가 온상태로 제어되는 과정에서, 우선 p형 MOS 트랜지스터(P52) 및 n형 MOS 트랜지스터(N52)가 각각 온상태 및 오프상태로 제어된다. 따라서, 신호(SOUT)는, 지연계(D51, D52)를 지나서 p형 MOS 트랜지스터(P51)에 주어지는 신호에 의거하여 하이레벨이 된다. 즉, 인버터(V51)로부터 출력되는 로 레벨이, 지연계(D51, D52)에 의해 지연되고, 이 지연계(D51, D52)에 의해 지연된 신호에 의거하여 신호(SOUT)가 하이레벨이 된다.

상술한 경우와 같이, 논리신호(SIN)가 하이레벨로부터 로우레벨로 변화된 경우에는, 인버터(V51)로부터 출력되는 하이레벨이 지연계(D53, D54)에 의해 지연되고 이 지연계(D53, D54)에 의해 지연된 신호에 의거하여 신호(SOUT)가 로우레벨이 된다.

본 실시 형태 5에 의하면, 로우레벨을 지연 대상으로 하는 지연 경로와, 하이레벨을 지연 대상으로 하는 지연 경로를 구비하였기 때문에, 논리신호(SIN)가 로우레벨로부터 하이레벨로 변화된 경우와, 논리신호(SIN)가 하이레벨로부터 로우레벨로 변화된 경우의 양쪽의 신호 변화에 대처하는 것이 가능해진다.

<실시 형태 6>

이하, 본 발명의 실시 형태 6을 설명한다.

상술한 실시 형태 1 내지 5는, 논리신호의 논리레벨을 단지 지연시키기 위한 것이지만, 본 실시 형태 6은, 원 숏 펄스를 발생하는 펄스 발생회로로서 구성된다.

도 6에, 이 실시 형태 6에 관한 지연회로가 적용된 펄스 발생회로의 구성을 도시한다. 동 도면에 도시한 펄스 발생회로는, 지연계(D61)와 논리곱 게이트(V61)와 지연계(D62)와 부정적 논리곱 게이트(V62)와 논리곱 게이트(V63)로 구성된다. 단, 지연계(D61, D62)는 전술한 도 1a에 도시한 구성과 같은 구성을 갖는다.

더욱 구체적으로 구성을 설명한다.

지연계(D61)의 입력부에는 논리신호(SIN)가 주어진다. 논리곱 게이트(V61)의 한쪽의 입력부에는 지연계(D61)의 출력부가 접속되고 이 다른쪽의 입력부에는 논리신호(SIN)가 주어진다. 지연계(D62)의 입력부에는 논리곱 게이트(V61)의 출력부가접속된다. 부정적 논리곱 게이트(V62)의 한쪽의 입력부에는 지연계(D62)의 출력부가 접속되고 그 다른쪽의 입력부에는 논리곱 게이트(V61)의 출력부가 접속된다. 논리곱 게이트(V63)의 한쪽의 입력부에는 부정적 논리곱 게이트(V62)의 출력부가 접속되고 그 다른쪽의 입력부에는 논리신호(SIN)가 직접 주어진다.

다음에, 본 실시 형태 6의 동작을 설명한다.

초기 상태에 있어서, 논리신호(SIN)가 로우레벨에 있는 것으로 한다. 이 초기 상태에서는, 부정적 논리곱 게이트(V62)로부터 논리곱 게이트(V63)에 주어지는 신호는 로우레벨로 되어 있고, 신호(SOUT)는 로우레벨로 되어있다. 이 상태로부터 논리신호(SIN)가 로우레벨로부터 하이레벨로 변화되면, 논리곱 게이트(V63)는 이것을 받아 신호(SOUT)를 하이레벨로 한다. 또한, 논리신호(SIN)의 하이레벨은 지연계(D61)에 의해 지연되어 논리곱 게이트(V61)의 한쪽의 입력부에 주어진다. 이 때, 논리곱 게이트(V61)의 다른쪽의 입력부에 직접 주어지고 있는 논리신호(SIN)는 이미 하이레벨로 되어 있기 때문에, 논리곱 게이트(V61)의 출력신호는, 지연계(D61)를 거친 신호에 의거하여 하이레벨로 변화된다.

이 논리곱 게이트(V61)의 출력신호는, 지연계(D62)에 의해 지연되어 부정적 논리곱 게이트(V62)의 한쪽의 입력부에 주어진다. 이 때, 논리곱 게이트(V61)로부터 부정적 논리곱 게이트(V62)의 다른쪽의 입력부에 주어지는 신호는 이미 하이레벨로 되어 있기 때문에, 부정적 논리곱 게이트(V62)의 출력신호는, 지연계(D62)를 거친 신호에 의거하여 로우레벨로 변화된다. 논리곱 게이트(V63)는 이 부정적 논리곱 게이트(V62)의 출력신호를 받아 신호(SOUT)를 로우레벨로 한다. 결국,논리신호(SIN)가 로우레벨로부터 하이레벨로 변화되면, 지연계(D61, D62)에서의 지연시간에 상당하는 펄스 폭을 갖는 원 숏 펄스가 신호(SOUT)로서 출력된다.

본 실시 형태 6에 의하면, 논리신호(SIN)가 로우레벨로부터 하이레벨로 변화된 경우, 전원전압에 대한 의존성이 억제된 펄스 폭을 갖는 원 숏 펄스를 발생할 수 있다. 따라서, 전원전압이 저하되더라도, 개략 펄스 폭을 일정하게 유지할 수 있다.

<실시 형태 7>

이하, 본 발명의 실시 형태 7을 설명한다.

상술한 실시 형태 1 내지 6에서는, MOS 커패시터를 구성하는 MOS 트랜지스터의 기판의 바이어스 방법에 관해 특히 명기하지 않고 있지만, 보통의 바이어스 방법에 따르면, MOS 커패시터로서 기능하는 n형 MOS 트랜지스터의 기판(또는 웰)은 그라운드 전위로 바이어스되고, p형 MOS 트랜지스터의 기판(또는 웰)은 전원전압으로 바이어스된다.

이에 대하여, 본 실시 형태 7에서는, MOS 커패시터를 구성하는 MOS 트랜지스터의 기판 바이어스량을 높게 하여 기판 효과를 이용함에 의해, 겉보기로서의 게이트 임계치 전압를 높게 한다.

도 7에, 본 실시 형태 7에 관한 지연회로의 특징부를 도시한다.

동 도면에 있어서, 인버터(V71, V72)는 예를 들면 전술한 도 1a에 도시한 인버터(V11, V12)에 대응하고, MOS 커패시터를 이루는 p형 MOS 트랜지스터(P72) 및 n형 MOS 트랜지스터(N73)는 도 1a에 도시한 p형 MOS 트랜지스터(P11) 및 n형 MOS 트랜지스터(N11)에 대응한다. 단, 이 실시 형태에 관한 p형 MOS 트랜지스터(P72)의 기판(또는 웰)은, 전원전압(VDD)보다도 더욱 α만큼 높은 전위 「VDD+α」에 바이어스되고, n형 MOS 트랜지스터(N73)의 기판(또는 웰)은, 그라운드 전위(VGND)보다도 더욱 β만큼 낮은 전위 「VGND-β」에 바이어스되어 있다. 「α」 및 「β」라는 정수는, 기판 바이어스량을 나타내며, 필요로 하는 MOS 커패시터의 게이트 임계치 전압에 따라서 설정된다.

또한, 인버터(V71, V72)를 구성하는 p형 MOS 트랜지스터의 기판은 전압(VD)에 바이어스되고, n형 MOS 트랜지스터의 기판은 전압(VG)에 바이어스되어 있다. 여기서, 전압(VD)은, 이 지연회로가 탑재된 반도체장치가 액티브시에 전원전압(VDD)이 되고, 스탠바이시에 「VDD+α」가 된다. 또한, 전압(VG)은, 액티브시에 그라운드 전압(VGND)이 되고, 스탠바이시에 「VGND-β」가 된다. 이 실시 형태 7에 의하면, MOS 커패시터의 기판 바이어스량을 제어함에 의해, MOS 커패시터를 구성하는 MOS 트랜지스터의 게이트 임계치 전압을 임의로 설정할 수 있다. 따라서, 디바이스 자체의 특성으로서 2종류의 게이트 임계치 전압을 준비할 필요가 없어진다.

<실시 형태 8>

이하, 본 발명의 실시 형태 8을 설명한다.

상술한 실시 형태 1 내지 7에서는, 로우레벨 및 하이레벨의 각 지연시간이 다르도록 MOS 커패시터를 이용하여 지연회로를 구성했지만, 이 실시 형태 8에서는, 지연회로 내의 인버터을 구성하는 p형 MOS 트랜지스터와 n형 MOS 트랜지스터의 각 게이트 임계치 전압을 고Vt 또는 저Vt중 어느 하나로 선택적으로 설정함에 의해,로 레벨 및 하이레벨의 각 지연시간을 다르게 한다.

도 8a에, 본 실시 형태 8에 관한 지연회로의 구성상의 특징부를 도시한다.

동 도면에 도시한 바와 같이, 이 지연회로는, 논리신호(SIN)의 하이레벨를 지연 대상으로 하는 것으로서, 인버터(V81) 및 인버터(V82)를 종속 접속한 인버터 체인을 구비하여 구성된다. 여기서, 지연 대상의 논리신호의 논리레벨에 따라서, 각 인버터을 구성하는 p형 MOS 트랜지스터 및 n형 MOS 트랜지스터의 각 게이트 임계치 전압은, 표준적인 각 게이트 임계치 전압에 대하여 서로 역방향으로 시프트되어 있다. 구체적으로는, 인버터(V81)를 구성하는 p형 MOS 트랜지스터(P81)의 게이트 임계치 전압은 고Vt에 설정되고 n형 MOS 트랜지스터(N81)의 게이트 임계치 전압은 저Vt에 설정되어 있다. 또한, 그 후단에 접속된 인버터(V82)를 구성하는 p형 MOS 트랜지스터(P82)의 게이트 임계치 전압은 저Vt에 설정되고 n형 MOS 트랜지스터(N82)의 게이트 임계치 전압은 고Vt에 설정되어 있다. 이로 인해, 전단 인버터(V81)의 입력 임계치는 낮게 설정되고, 후단 인버터(V82)의 입력 임계치는 높게 설정된다.

또한, 본 예에서는, 하이레벨의 논리신호를 지연 대상으로 하고 있지만, 로우레벨을 지연 대상으로 하는 경우에는, 전단 인버터(V81)를 구성하는 p형 MOS 트랜지스터(P81)의 게이트 임계치 전압을 저Vt로 하고 n형 MOS 트랜지스터(N81)의 게이트 임계치 전압을 고Vt로 하고, 또한, 그 후단에 접속된 인버터(V82)를 구성하는 p형 MOS 트랜지스터(P82)의 게이트 임계치 전압을 고Vt로 하고 n형 MOS 트랜지스터(N82)의 게이트 임계치 전압을 저Vt로 하면 좋다.

본 실시 형태 8에 의하면, 도 8b에 도시한 바와 같이, 보통의 인버터의 입력 임계치(이 예에서는 0.5V)를 기준으로 하여, 인버터(V81)의 입력 임계치는 전원전압의 저하에 따라 저하하는 경향을 나타내고, 반대로 인버터(V82)의 입력 임계치는 전원전압의 저하에 따라 상승하는 경향을 나타낸다. 이로 인해, 전원전압이 낮은 영역에서, 지연회로로서의 입력 임계치는 저하하고, 논리신호(SIN)의 하이레벨의 지연시간이 로우레벨의 지연시간에 대하여 상대적으로 짧게 된다. 이 결과, 필요한 지연시간이 얻어지는 한도에 있어서, 논리신호의 하이레벨의 지연시간을 단축할 수 있고, 이 지연시간의 전원전압에 대한 의존성을 유효하게 억제할 수 있다.

도 9에, 본 실시 형태 8에 관한 지연회로의 변형예를 도시한다.

동 도면에 도시한 예는, 반도체장치를 액티브상태 또는 스탠바이상태로 제어하기 위한 칩 실렉트신호에 의해, 스탠바이시에 저Vt의 MOS 트랜지스터를 리크하는 전류를 컷하도록 구성된 것이다.

즉, 동 도면에 있어서, 인버터(V91)를 구성하는 저Vt의 n형 MOS 트랜지스터의 소스와, 인버터(V93)를 구성하는 저Vt의 n형 MOS 트랜지스터의 소스는, 고Vt의 n형 MOS 트랜지스터(N91)을 통하여 그라운드에 접속된다. 또한, 인버터(V92)를 구성하는 저Vt의 p형 MOS 트랜지스터의 소스와, 인버터(V94)를 구성하는 저Vt의 p형 MOS 트랜지스터의 소스는, 고Vt의 p형 MOS 트랜지스터(P91)을 통하여 전원에 접속된다.

이 변형예에 의하면, 스탠바이시에 논리신호(SIN)가 로우레벨에 고정되면, n형 MOS 트랜지스터(N91) 및 p형 MOS 트랜지스터(P91)가, 칩 실렉트신호(CS, /CS)에의거하여 오프상태로 제어된다. 여기서, 인버터(V91, V93)를 구성하는 저Vt의 각 n형 MOS 트랜지스터는 오프상태가 되지만, 이들은 저Vt의 트랜지스터이기 때문에 리크전류가 발생하기 쉽다. 그렇지만, 이들의 저Vt의 n형 MOS 트랜지스터에서 리크전류가 발생했다고 하여도, 고Vt의 n형 MOS 트랜지스터(N91)가 오프상태에 있기 때문에, 리크전류의 발생이 억제된다. 마찬가지로, 스탠바이시에, 인버터(V92, V94)를 구성하는 저Vt의 p형 MOS 트랜지스터에서 리크전류가 발생하더라도, 고Vt의 p형 MOS 트랜지스터(P91)에서 리크전류가 억제된다.

따라서, 상기 제1 변형예에 의하면, 전원전압의 의존성이 억제되고, 더구나 스탠바이시의 소비전류를 유효하게 억제하는 것이 가능해진다.

이 변형예는, 각 인버터의 입력 임계치에 의해 지연시간의 전원 의존성을 억제하는 것으로 하였지만, 전술한 예는 실시 형태 1과 같이, MOS 커패시터에 의해 전원전압의 의존성을 억제하는 것으로 하더라도 좋다.

도 10에 상술한 도 9에 도시한 변형예에 있어서 MOS 커패시터를 채용한 경우의 구성예를 도시한다. 본 구성예는, 상술한 변형예의 구성에 있어서 MOS 커패시터를 이루는 p형 MOS 트랜지스터(P92, P93) 및 n형 MOS 트랜지스터(N92, N93)을 또한 구비하여 구성한 것이다. 단, 인버터(V91 내지 V94)의 입력 임계치는 표준치로 설정되어 있다.

<실시 형태 9>

이하, 본 발명의 실시 형태 9를 설명한다.

전술한 실시 형태 6에서는, 실시 형태 1에 관한 지연회로를 이용하여 펄스발생회로를 구성하였지만, 본 실시 형태 9에서는 이 형식의 지연회로에 더하여 저Vt의 트랜지스터를 이용함에 의해, 펄스 폭의 전압 의존성이 없고 더구나 고속으로 동작하는 펄스 발생회로를 설명한다.

도 11에, 본 실시 형태 9에 관한 펄스 발생회로의 구성을 도시한다.

이 펄스 발생회로는, 지연회로(D11), 부정적론적게이트(G11), 논리회로(R11)로 구성된다. 지연회로(D11)는, 전술한 도 1a에 도시한 실시 형태 1에 관한 지연회로와 같이 구성된 것으로서, p형 MOS 트랜지스터(P1101) 및 n형 MOS 트랜지스터(N1101)로 이루어지는 인버터(V1101)와 p형 MOS 트랜지스터(P1102)로 이루어지는 MOS 커패시터와 p형 MOS 트랜지스터(P1103) 및 n형 MOS 트랜지스터(N1102)로 이루어지는 인버터(V1102)와 n형 MOS 트랜지스터(N1103)로 이루어지는 MOS 커패시터와 p형 MOS 트랜지스터(P1104) 및 n형 MOS 트랜지스터(N1104)로 이루어지는 인버터(V1103)와 p형 MOS 트랜지스터(P1105)로 이루어지는 MOS 커패시터를 갖는다.

여기서, 인버터(V1101)의 입력부에는 입력신호(SIN)가 주어진다. p형 MOS 트랜지스터(P1102)의 게이트는 인버터(V1101)의 출력부에 접속되고 그 소스-드레인은 전원에 접속된다. 또한, 인버터(V1102)의 입력부는 상술한 인버터(V1101)의 출력부에 접속된다. n형 MOS 트랜지스터(N1103)의 게이트는 인버터(V1102)의 출력부에 접속되고 그 소스-드레인은 접지된다. 또한, 인버터(V1103)의 입력부는 상술한 인버터(V1102)의 출력부에 접속된다. p형 MOS 트랜지스터(P1105)의 게이트는 인버터(V1103)의 출력부에 접속되고 그 소스-드레인은 전원에 접속된다.

부정적 논리곱 게이트(G11)는, 출력노드(B)와 전원과의 사이에 병렬 접속된 p형 MOS 트랜지스터(P1106, P1107)와 이 출력노드(B)와 접지와의 사이에 직렬 접속된 n형 MOS 트랜지스터(N1105, N1106)로 구성된다. 여기서, p형 MOS 트랜지스터(P1106)와 n형 MOS 트랜지스터(1105)의 게이트에는 입력신호(SIN)가 주어지고 p형 MOS 트랜지스터(P1107)와 n형 MOS 트랜지스터(1106)의 게이트에는 상술한 지연회로(D11)의 출력신호가 주어진다.

논리회로(R11)는, 인버터(V1104, V1105, V1106)의 3단 인버터 체인으로 이루어진다. 여기서, 인버터(V1104)는 p형 MOS 트랜지스터(P1108) 및 n형 MOS 트랜지스터(N1107)로 이루어지고, 인버터(V1105)는 p형 MOS 트랜지스터(P1109) 및 n형 MOS 트랜지스터(N1108)로 이루어지고, 인버터(V1106)는 p형 MOS 트랜지스터(P1110) 및 n형 MOS 트랜지스터(N1109)으로 이루어진다. 이 논리회로(R11)는, 이 펄스 발생회로에서 생성된 펄스신호의 출력상태를 제어하기 위한 회로를 상징한 것으로서, 인버터 체인에 한정되지 않는다.

상술한 펄스 발생회로의 구성에 있어서, n형 MOS 트랜지스터(N1101, N1104, N1105, N1108) 및 p형 MOS 트랜지스터(P1103, P1108, P1110)의 게이트 임계치 전압(Vt)은 낮게 설정되고, 그 밖의 트랜지스터의 게이트 임계치 전압는 표준치로 설정된다.

이하, 도 12에 도시한 파형도를 참조하면서 이 실시 형태 9에 관한 펄스 발생회로의 동작을 설명한다. 우선, 시각 t01 이전에서는, 입력신호(SIN)가 L레벨에 있다. 이 상태에서는, 지연회로(D11)의 출력노드(A)에는 H레벨이 나타고, 부정적논리곱 게이트(G11)의 출력노드(B)에도 H레벨이 나타나 있고, 출력신호(SOUT)는 L레벨로 되어 있다. 시각 t01에 있어서 입력신호(SIN)가 H레벨로 변화되면, 이 입력신호(SIN)를 게이트에서 받는 n형 MOS 트랜지스터(N1105)가 온상태가 된다.

이 때, 출력노드(A)에는 입력신호(SIN)의 변화가 아직 나타나지 않고, 그때까지의 H레벨이 유지되어 있기 때문에, n형 MOS 트랜지스터(N1106)는 온상태에 있다. 따라서, 부정적 논리곱 게이트(G11)의 출력노드(B)는 n형 MOS 트랜지스터(N1105, N1106)를 통하여 L레벨로 구동된다. 논리회로(R11)는 출력노드(B)에 나타난 L레벨을 입력하고, 시각 t01로부터 시간 tS 후에 출력신호(SOUT)로서 H레벨이 출력된다.

다음에, 시각 t01로부터 지연회로(D11)의 지연시간을 거친 후, 지연회로(D11)로부터 출력노드(A)에 L레벨이 출력된다. 이 L레벨을 입력하는 부정적 논리곱 게이트(G11)는 출력노드(B)에 H레벨을 출력한다. 이 H레벨을 입력하는 논리회로(R11)는 시각 t02로부터 시간 tE 후에 출력신호(SOUT)로서 L레벨을 출력한다.

여기서, 출력신호(SOUT)가 H레벨로 되고나서 L레벨로 복귀하기까지의 시간은, 지연회로(D11)의 지연시간과 부정적 논리곱 게이트(G11)의 지연시간과 논리회로(G11)의 지연시간의 총합으로 되는데, 부정적논리 게이트(G11)와 논리회로(R11)의 지연시간을 지연회로(D11)의 지연시간에 비교하여 충분히 작게 억제한다. 이로 인해, 시각 t01에 있어서 입력신호(SIN)가 H레벨로 변화함에 의해, 지연회로(D11)의 지연시간에 상당하는 펄스 폭을 갖는 출력신호(SOUT)가 출력되게 된다.

그런데, 이 펄스 발생회로에 의하면, 입력신호(SIN)가 H레벨로 변화된 경우, 저Vt의 n형 MOS 트랜지스터(N1105), 저Vt의 p형 MOS 트랜지스터(P1108), 저Vt의 n형 MOS 트랜지스터(N1108), 저Vt의 p형 MOS 트랜지스터(P1110)가 차례로 온상태로 변화되고, 출력신호(SOUT)로서 H레벨이 출력된다. 따라서, 시간 tS가 작게 되고, 출력신호(SOUT)를 고속으로 발생할 수 있다. 더구나, 이 출력신호(SOUT)의 펄스 폭은, 전압 의존성이 완화된 지연회로(D11)의 지연시간이 지배하기 때문에 그 전압 의존성이 작게 된다.

도 12에 있어서 점선으로 도시한 파형은 도 11에 도시한 구성에 있어서, 모든 트랜지스터의 게이트 임계치 전압을 표준치로 설정한 경우의 특성을 참고적으로 도시한 것이다. 이 경우, 출력신호(SOUT)가 H레벨이 되기까지의 시간이 늦게 되고, 고속성이 손상된다. 또한, 논리회로(R11)에서의 지연시간이 증가하기 때문에, 펄스 폭의 전원전압 의존성이 높아지는 경향을 나타내게 된다. 따라서, 도 11에 도시한 바와 같이, 저Vt의 트랜지스터를 조합함에 의해, 고속성과 안정성을 확보할 수 있다.

도 13에, 이 펄스 발생회로의 지연시간 tpd(tS, tE)의 전압 의존성을 도시한다. 동 도면에 있어서, 실선은 저Vt의 트랜지스터을 이용한 경우의 특성을 나타내고, 점선은 표준의 Vt의 트랜지스터만을 이용한 경우의 특성이다. 동 도면로부터 이해되는 바와 같이, 시간 tS 및 시간 tE의 어느것에 대해서도 저Vt의 트랜지스터를 이용한 경우의 특성 곡선의 경사가 완만하고 전원전압 의존성이 작게 되어 있다. 더구나, 저Vt의 트랜지스터을 이용한 경우에는 입력신호(SIN)가 변화되고 나서출력신호(SOUT)가 변화되기 까지의 시간 tS가 한층더 작게 되어 있고, 출력신호가 고속으로 발생하는 것을 알 수 있다.

<실시 형태 10>

이하, 본 발명의 실시 형태 10을 설명한다.

상술한 실시 형태 9에서는, 입력신호(SIN)가 H레벨로 변화된 경우에 펄스신호를 발생하는 펄스 발생회로를 구성했지만, 본 실시 형태 10에서는, 입력신호(SIN)로서 H레벨을 입력한 경우에 입력신호(SIN)를 지연시켜 타이밍을 조정하는 타이밍 조정회로에 관해 설명한다.

도 14에, 이 실시 형태 10에 관한 타이밍 조정회로의 구성을 도시한다. 이 타이밍 조정회로는 지연회로(D14), 부정적론리곱 게이트(G14), 논리회로(R14)로 구성된다. 지연회로(D14)는, p형 MOS 트랜지스터(P1401) 및 n형 MOS 트랜지스터(N1401)로 이루어지는 인버터(V1401)와 p형 MOS 트랜지스터(P1402)로 이루어지는 MOS 커패시터와 p형 MOS 트랜지스터(P1403) 및 n형 MOS 트랜지스터(N1402)로 이루어지는 인버터(V1402)와 n형 MOS 트랜지스터(N1403)로 이루어지는 MOS 커패시터를 갖는다. 이들의 접속관계는 상술한 실시 형태 9에 관한 지연회로(D11)와 같다.

부정적 논리곱 게이트(G14)는, 출력노드(D)와 전원과의 사이에 병렬 접속된 p형 MOS 트랜지스터(P1404, P1405)와 이 출력노드(D)와 접지와의 사이에 직렬 접속된 n형 MOS 트랜지스터(N1404, N1405)로 구성된다. 여기서, p형 MOS 트랜지스터(P1405)와 n형 MOS 트랜지스터(1404)의 게이트에는 입력신호(SIN)가 주어지고 p형 MOS 트랜지스터(P1404)와 n형 트랜지스터(1405)에는 상술한 지연회로(D14)의 출력신호가 주어진다.

논리회로(R14)는 인버터(V1403, V1404, V1405)의 3단 인버터 체인으로 이루어진다. 여기서, 인버터(V1403)는 p형 MOS 트랜지스터(P1406) 및 n형 MOS 트랜지스터(N1406)로 이루어지고, 인버터(V1404)는 p형 MOS 트랜지스터(P1407) 및 n형 MOS 트랜지스터(N1407)으로 이루어지고, 인버터(V1405)는 p형 MOS 트랜지스터(P1408) 및 n형 MOS 트랜지스터(N1408)로 이루어진다. 이 논리회로(R14)는 상술한 실시 형태 9에 관한 논리회로(R11)와 같이 펄스신호의 출력상태를 제어하기 위한 회로를 상징한 것으로서, 인버터 체인에 한정되지 않는다. 또한, 상술한 타이밍 조정회로의 구성에 있어서, n형 MOS 트랜지스터(N1401, N1405, N1406, N1408) 및 p형 MOS 트랜지스터(P1403, P1405, P1407)의 게이트 임계치 전압(Vt)은 낮게 설정되고, 그 밖의 트랜지스터의 게이트 임계치 전압은 표준치로 설정된다.

이하, 도 15에 도시한 파형도를 참조하면서 이 실시 형태 10에 관한 타이밍 조정회로의 동작을 설명한다.

시각 t11 이전에서는, 입력신호(SIN)가 H레벨에 있다. 이 상태에서는, 지연회로(D14)의 출력노드(C)에는 H레벨이 나타나고, 부정적 논리곱 게이트(G14)의 출력노드(D)에는 L레벨이 나타나 있고, 출력신호(SOUT)는 H레벨로 되어 있다. 시각 t11에 있어서 입력신호(SIN)가 L레벨로 변화되면, 이 입력신호(SIN)를 게이트에서 받는 p형 MOS 트랜지스터(N1405)가 온상태가 되고, 출력노드(D)에 H레벨이 나타난다. 이 H레벨을 입력하는 논리회로(R14)는, 시각 t11로부터 시간 tS 후에출력신호(SOUT)로서 L레벨을 출력한다.

다음에, 시각 t11로부터 지연회로(D14)의 지연시간을 거친 후, 지연회로(D14)로부터 출력노드(C)에 L레벨이 출력된다. 이 L레벨을 입력하는 부정적 논리곱 게이트(G14)의 p형 MOS 트랜지스터(P1404)가 온상태로 되지만, 이미 p형 MOS 트랜지스터(P1405)가 온상태에 있기 때문에, 출력노드의 신호레벨은 H레벨로 유지된다. 따라서, 지연회로(D14)의 출력노드(C)에 L레벨이 나타났다고 하여도 출력신호(SOUT)는 변화하지 않는다.

다음에, 시각 t12에 있어서 입력신호(SIN)가 H레벨로 변화되면, 이것을 게이트에서 받는 n형 MOS 트랜지스터(N1404)가 온상태로 된다. 그러나, 이 때, 지연회로(D14)의 출력노드(C)에는 L레벨이 나타나고 있기 때문에, 이것을 게이트에서 받는 n형 MOS 트랜지스터(N1405)가 오프상태에 있다. 따라서, 출력노드(D)는 H레벨을 유지한다.

다음에, 시각 t12로부터 지연회로(D14)의 지연시간을 거친 후, 지연회로(D14)로부터 출력노드(C)에 H레벨이 출력된다. 이 H레벨을 게이트에서 받는 n형 MOS 트랜지스터(N1405)는 온상태로 된다. 이 때, n형 MOS 트랜지스터(N1404)는 이미 온상태에 있기 때문에, 출력노드(D)는 n형 MOS 트랜지스터(N1404, N1405)를 통하여 L레벨로 구동된다. 이 L레벨을 입력하는 논리회로(R14)는 시각 t12로부터 시간 tE 후에 출력신호(SOUT)로서 H레벨을 출력한다.

여기서, 입력신호(SIN)가 H레벨로 변화되고 나서 출력신호(SOUT)가 H레벨로 변화되기까지의 시간은, 지연회로(D14)의 지연시간과 부정적 논리곱 게이트(G14)의지연시간과 논리회로(R14)의 지연시간의 총합이 되는데, 부정적 논리곱 게이트(G14)와 논리회로(R14)의 지연시간을 지연회로(D14)의 지연시간에 비교하여 충분히 작게 억제한다. 이로 인해, 시각 t12에 있어서 입력신호(SIN)가 H레벨로 변화되고 나서 출력신호(SOUT)가 H레벨로 변화되기까지의 시간 tE는, 전원전압 의존성이 작은 지연회로(D14)의 지연시간에 지배된다. 따라서, 시간 tE의 전원전압 의존성이 작게 된다.

또한, 입력신호(SIN)가 시각 t11에서 L레벨로 변화된 경우, 저Vt의 p형 MOS 트랜지스터(P1405), 저Vt의 n형 MOS 트랜지스터(N1406), 저Vt의 p형 MOS 트랜지스터(P1407), 저Vt의 n형 MOS 트랜지스터(N1408)가 차례로 온상태로 변화되고, 출력신호(SOUT)로서 L레벨이 출력된다. 따라서, 시간 tS가 작게 되고 출력신호(SOUT)를 고속으로 발생할 수 있다.

또한, 도 15에 있어서 점선으로 도시한 파형은 도 14에 도시한 구성에 있어서, 모든 트랜지스터의 게이트 임계치 전압을 표준치로 설정한 경우의 특성을 참고적으로 도시한 것이다. 이 경우, 출력신호(SOUT)가 L레벨이 되기까지의 시간 tS가 늦게 되어, 고속성이 손상된다. 또한, 논리회로(R14)에서의 지연시간이 증가하기 때문에 펄스 폭의 전원전압 의존성이 높아지는 경향을 나타내게 된다. 따라서, 도 14에 도시한 바와 같이, 저Vt의 트랜지스터를 조합함에 의해 고속성과 안정성을 확보할 수 있다.

이상, 본 발명의 실시 형태를 설명하였지만, 본 발명은, 이들의 실시 형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계 변경 등이 있더라도 본 발명에 포함된다.

예를 들면, 상술한 실시 형태 9에서는, 입력신호(SIN)가 H레벨로 변화된 경우에 펄스신호를 발생하는 것으로 했지만, L레벨로 변화된 경우에 펄스신호를 발생하도록 하여도 좋다.

또한, 상술한 실시 형태 10에서는, 입력신호가 H레벨로 변화된 경우에 이 입력신호를 지연시키는 것으로 했지만, L레벨로 변화된 경우에 지연시키도록 하여도 좋다.

또한, 지연회로의 출력신호를 축퇴(縮退)시키기 위한 게이트회로를 마련하고, 예를 들면 스탠바이 모드에 있어서는 회로를 비활성화 하는 것으로 하여도 좋다.

본 발명에 의하면, 이하의 효과를 얻을 수 있다.

즉, 로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호를 지연시키는 지연회로에 있어서, 상기 논리신호의 논리레벨이 로우레벨인 경우와 하이레벨인 경우에 지연시간이 다른 지연 특성을 가지며, 상기 로우레벨 및 하이레벨의 논리레벨중, 지연시간이 짧은쪽의 논리레벨을 지연 대상으로 하는 지연계를 구비하였기 때문에, 전원전압이 저하되더라도 지연시간이 과잉으로 증가하지 않고, 지연시간의 증가를 억제하는 것이 가능해진다.

Claims

로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호를 지연시키는 지연회로에 있어서,

하나 또는 둘 이상의 인버터로 이루어지는 인버터 체인과,

상기 인버터의 출력부에 접속되고, 상기 지연 대상의 논리레벨을 갖는 논리신호가 입력된 경우에 상기 인버터의 출력부에 나타나는 신호의 천이 영역에서 오프상태로부터 온상태가 되는 MOS 커패시터를 구비한 것을 특징으로 하는 지연회로.
로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호를 지연시키는 지연회로에 있어서,

하나 또는 둘 이상의 인버터로 이루어지는 인버터 체인과,

상기 인버터의 출력부에 접속되고, 전원전압에 대한 상기 인버터의 출력저항의 변화에 대응하여 용량치가 변화되는 MOS 커패시터를 구비한 것을 특징으로 하는 지연회로.
제 1항 또는 2항에 있어서,

상기 MOS 커패시터가 온상태에 있는 게이트 전압 범위와 오프상태에 있는 게이트 전압 범위의 비율은, 상기 인버터의 출력부에 나타나는 신호의 천이 영역에서 전원전압의 증감에 비례하는 것을 특징으로 하는 지연회로.
제 1항 또는 제 2항에 있어서,

상기 MOS 커패시터의 용량치는, 상기 인버터의 출력부에 나타나는 신호의 천이 영역에서 증가되는 방향으로 변화되는 것을 특징으로 하는 지연회로.
제 1항 또는 제 2항에 있어서,

상기 MOS 커패시터는,

상기 논리신호의 전반 경로상의 노드로서, 상기 논리신호의 논리레벨이 로우레벨로부터 하이레벨로 변화되는 노드에 게이트가 접속되고, 소스 및 드레인이 그라운드에 고정된 n형 MOS 트랜지스터로 이루어지는 것을 특징으로 하는 지연회로.
제 1항 또는 제 2항에 있어서,

상기 MOS 커패시터는,

상기 논리신호의 전반 경로상의 노드로서, 상기 논리신호의 논리레벨이 하이레벨로부터 로우레벨로 변화되는 노드에 게이트가 접속되고, 소스 및 드레인이 전원전압에 고정된 p형 MOS 트랜지스터로 이루어지는 것을 특징으로 하는 지연회로.
제 1항 또는 제 2항에 있어서,

상기 MOS 커패시터는,

상기 논리신호의 전반 경로상의 노드로서, 상기 논리신호의 논리레벨이 하이레벨로부터 로우레벨로 변화되는 노드에 소스 및 드레인이 접속되고, 게이트가 전원전압에 고정된 n형 MOS 트랜지스터로 이루어지는 것을 특징으로 하는 지연회로.
제 1항 또는 제 2항에 있어서,

상기 MOS 커패시터는,

상기 논리신호의 전반 경로상의 노드로서, 상기 논리신호의 논리레벨이 로우레벨로부터 하이레벨로 변화되는 노드에 소스 및 드레인이 접속되고, 게이트가 그라운드에 고정된 p형 MOS 트랜지스터로 이루어지는 것을 특징으로 하는 지연회로.
로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호를 지연시키는 지연회로에 있어서,

하나 또는 둘 이상의 인버터을 종속 접속하여 이루어지는 인버터 체인를 구비하고,

지연 대상인 상기 논리신호의 논리레벨에 따라서, 상기 인버터을 구성하는 p형 MOS 트랜지스터 및 n형 MOS 트랜지스터의 각 게이트 임계치 전압을 서로 역방향으로 시프트시킨 것을 특징으로 하는 지연회로.
로우레벨 및 하이레벨의 논리레벨을 갖는 논리신호를 지연시키는 지연방법에 있어서,

(a) 초기 상태에서 상기 논리신호의 전반 경로상에 접속된 MOS 커패시터를오프상태로 하는 단계와,

(b) 상기 논리신호에 근거하여 상기 MOS 커패시터를 오프상태로부터 온상태로 변화시키는 단계를 포함하는 것을 특징으로 하는 지연방법.
제 10항에 있어서,

상기 MOS 커패시터의 용량치는, 해당 MOS 커패시터가 접속된 상기 전반 경로상의 노드에 나타나는 신호의 천이 영역에서 증가되는 방향으로 변화되는 단계를 포함하는 것을 특징으로 하는 지연방법.