JPS59117315A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS59117315A JPS59117315A JP57226290A JP22629082A JPS59117315A JP S59117315 A JPS59117315 A JP S59117315A JP 57226290 A JP57226290 A JP 57226290A JP 22629082 A JP22629082 A JP 22629082A JP S59117315 A JPS59117315 A JP S59117315A
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- JP
- Japan
- Prior art keywords
- circuit
- pulse
- input signal
- inverter
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、パルス発生回路に関し、特に入力信号の変
化が速い場合あるいは遅い場合にのみパルス全発生させ
るようにされたパルス発生回路に関する。
化が速い場合あるいは遅い場合にのみパルス全発生させ
るようにされたパルス発生回路に関する。
例えは、スタティックＲＡＭ（ランダム・アクセス・メ
モリ）のような半導体記憶装協においては、データ線や
コモンデータ線あるし４＃は差動センスアンプ等におけ
る読出し速度を向上づせるために、データを読み出す直
前にデータ線等のり、Ｄの信号全ハイレベルとロウレベ
ルの中間のレベルに合わせてやるようなスイッチを設け
たイコライズ方式が提案されている。
モリ）のような半導体記憶装協においては、データ線や
コモンデータ線あるし４＃は差動センスアンプ等におけ
る読出し速度を向上づせるために、データを読み出す直
前にデータ線等のり、Ｄの信号全ハイレベルとロウレベ
ルの中間のレベルに合わせてやるようなスイッチを設け
たイコライズ方式が提案されている。
従来、このイコライズ用のスイッチを動作芒せる信号（
パルス）は、アドレス信号の変化全検出して形成するよ
うにされている。第１図はそのような従来のパルス発生
回路の一例を示す。
パルス）は、アドレス信号の変化全検出して形成するよ
うにされている。第１図はそのような従来のパルス発生
回路の一例を示す。
この回路では、入力信号（アドレス信号）ｖｌの反転信
号Ａと、この信号Ａｉ遅延回路Ｎｄを含むケート回路を
通すことによって得られる逆相の？／延侶号八へとのＮ
ＯＲ論理によって、あるいは上記信号ＡとＡ′の反転信
号ＡとＡ′とのＮＡＮＤ論理に工っで、イコライズ用ヌ
イソチ全オンさせるパルスφＡ會発生させていた。
号Ａと、この信号Ａｉ遅延回路Ｎｄを含むケート回路を
通すことによって得られる逆相の？／延侶号八へとのＮ
ＯＲ論理によって、あるいは上記信号ＡとＡ′の反転信
号ＡとＡ′とのＮＡＮＤ論理に工っで、イコライズ用ヌ
イソチ全オンさせるパルスφＡ會発生させていた。
ところで、イコライズ方式が採用されるような高速゛の
スタティックＲＡＭでは、一般にアドレス信号は高速に
変化でれるようにされている。しかし々から、このより
なＦＩＡＭをアドレス入力信号がゆっくりと変化するシ
ステムで使用した場合、入力信号の中間値レベル付近で
は、内部のアドレスが確定していない状態でイコライズ
パルスが何度も発生する。
スタティックＲＡＭでは、一般にアドレス信号は高速に
変化でれるようにされている。しかし々から、このより
なＦＩＡＭをアドレス入力信号がゆっくりと変化するシ
ステムで使用した場合、入力信号の中間値レベル付近で
は、内部のアドレスが確定していない状態でイコライズ
パルスが何度も発生する。
このような状態は電流ノイズ等によりＲＡＭが誤動作を
起こしやすい状態である。
起こしやすい状態である。
ところが、第１図に示すような回路では、入力信号ｖ１
の速い変化の場合はもちろんゆっくりした変化に対して
も必ずパルスφ□が発生されてしまい、回路が誤動作さ
れるおそれがあった。
の速い変化の場合はもちろんゆっくりした変化に対して
も必ずパルスφ□が発生されてしまい、回路が誤動作さ
れるおそれがあった。
そこで、この発明は、入力信号を異なる論理しきい値電
圧を有するインバータ會含むゲート回路にそれぞれ供給
して、パルスを立ち上げる信号と立ち下げる信号とを別
々のゲート回路からなる経路によって形成させることに
よって、入力信号がゆっ〈υと変化する場合には、パル
スを立ち下げる信号の方が立ち上げる信号よシも早く形
成されて遅い変化の入力信号に対してはパルスを発生さ
せず速い変化の入力信号に対してのみパルスを発生でき
るようＫＬ、あるいは、逆Ｖ−遅い変化の入力信号に対
し７てのみパルスｋＲ生できるようにしたパルス発生回
路を提供することを目的とする。
圧を有するインバータ會含むゲート回路にそれぞれ供給
して、パルスを立ち上げる信号と立ち下げる信号とを別
々のゲート回路からなる経路によって形成させることに
よって、入力信号がゆっ〈υと変化する場合には、パル
スを立ち下げる信号の方が立ち上げる信号よシも早く形
成されて遅い変化の入力信号に対してはパルスを発生さ
せず速い変化の入力信号に対してのみパルスを発生でき
るようＫＬ、あるいは、逆Ｖ−遅い変化の入力信号に対
し７てのみパルスｋＲ生できるようにしたパルス発生回
路を提供することを目的とする。
却下図面ｒ（基づいてこの発明を説明する。
第１図は本発明に係るパルス発生回路の一実施例を示す
ものである。この実施例では、入力信号■、が２つの経
路に分けられて、互いに逆相の信号ＡとＡ′とが形成さ
れるようにてれている。
ものである。この実施例では、入力信号■、が２つの経
路に分けられて、互いに逆相の信号ＡとＡ′とが形成さ
れるようにてれている。
入力信号■１け先ず論理しきい値が異々る工うに構成芒
れている２つのインバータエ、と工、に供給される。そ
して、このインバータエ１ 、■。
れている２つのインバータエ、と工、に供給される。そ
して、このインバータエ１ 、■。
の後段には、一方の経路（インバータエ、側）にのみ例
えばインバータ列からなる遅延回路Ｉｄが設けられてい
る。
えばインバータ列からなる遅延回路Ｉｄが設けられてい
る。
上記２つの航路において別々に形成された信号ＡとＡ′
は、特に制限されｈいがＮＯＲ回路回路に供給１れて、
このＮＯＲ回路Ｇｏの論理動作によってパルスφ４が形
成される。
は、特に制限されｈいがＮＯＲ回路回路に供給１れて、
このＮＯＲ回路Ｇｏの論理動作によってパルスφ４が形
成される。
第２図の回路では、インバータエ、の論理しきい値電圧
Ｖ がインバーター２の論理し７きい値ｔｈ＋ 電圧ｖｔｈａよυも高くされることにより、入力信号■
、の速い立下がυ時にのみパルスφ４が形成はれるよう
にされている。
Ｖ がインバーター２の論理し７きい値ｔｈ＋ 電圧ｖｔｈａよυも高くされることにより、入力信号■
、の速い立下がυ時にのみパルスφ４が形成はれるよう
にされている。
すなわち、入力信号ｖ１がロウレベルがらハイレベルに
急速に立ち上がるとき、インバーター。
急速に立ち上がるとき、インバーター。
と工２の論理しきい値電圧の相異による出方の変化の遅
れ時間はほとんど無視できる程度に小づい。
れ時間はほとんど無視できる程度に小づい。
そのため、インバーター３と■２の出力信号Ａとａは、
第３図に示すように、はぼ同時にハイレベルからロウレ
ベルに変化される。しかして、インバータ■２の出力信
号ａは遅延回路工ｄに供給忌れ、遅延回路Ｎｃｌの出方
信号Ｗ′はこれよシも少し遅れてロウレベルからハイレ
ベルに変化される。
第３図に示すように、はぼ同時にハイレベルからロウレ
ベルに変化される。しかして、インバータ■２の出力信
号ａは遅延回路工ｄに供給忌れ、遅延回路Ｎｃｌの出方
信号Ｗ′はこれよシも少し遅れてロウレベルからハイレ
ベルに変化される。
その結果、信号ＡとＡ′が同時にロウレベルである期間
だけハイレベルにされるパルスφ がＮＯＲ回路Ｇｏか
ら出力される。
だけハイレベルにされるパルスφ がＮＯＲ回路Ｇｏか
ら出力される。
これに対して、第２図の回路にゅっくシと立ち土がる入
力信号ｖ１が供給された場合には、インバータＩＩと工
２の論理しきい値電圧ｖｔｈｌと■ｔｈ、の相異にょυ
、出力信号Ａとａとの変化に時間的な差が生じ、第４図
に示すように、信号ａ Ｉｄ 信号ｐ、よシも早くハイ
レベルからロウレベルに変化されるようになる。そのた
め、入力信号■１の立上が灰速度がある程度遅くなると
、信号ａｉ受ける遅延回路工（１の出力Ａ′の変化が信
号Ａの変化よりも早くなる。その結果、信号Ａと＾が同
時にロウレベルにきれる期間が々〈なってＮＯＲ回路Ｇ
ｏの出力はロウレベルのままにされ、パルスφ、が形成
されなくなる。
力信号ｖ１が供給された場合には、インバータＩＩと工
２の論理しきい値電圧ｖｔｈｌと■ｔｈ、の相異にょυ
、出力信号Ａとａとの変化に時間的な差が生じ、第４図
に示すように、信号ａ Ｉｄ 信号ｐ、よシも早くハイ
レベルからロウレベルに変化されるようになる。そのた
め、入力信号■１の立上が灰速度がある程度遅くなると
、信号ａｉ受ける遅延回路工（１の出力Ａ′の変化が信
号Ａの変化よりも早くなる。その結果、信号Ａと＾が同
時にロウレベルにきれる期間が々〈なってＮＯＲ回路Ｇ
ｏの出力はロウレベルのままにされ、パルスφ、が形成
されなくなる。
上記実施例におけるＮＯＲ回路回路の代１ゎり（１こ、
第５図に示すように、ＮＡＮＤ回路Ｎ。とインバーター
。全置き、かつインバータエ２の論理しきい値電圧Ｖ
ｔ ｈ ａがインバータエ【の■ｉ−，ｈｌ↓りも高く
なるように構成することによって、第６図に示すように
、入力信号ｖ１の速い立下がりのみを検出して正のパル
スφＡｋ出力させるようにすることもできる。
第５図に示すように、ＮＡＮＤ回路Ｎ。とインバーター
。全置き、かつインバータエ２の論理しきい値電圧Ｖ
ｔ ｈ ａがインバータエ【の■ｉ−，ｈｌ↓りも高く
なるように構成することによって、第６図に示すように
、入力信号ｖ１の速い立下がりのみを検出して正のパル
スφＡｋ出力させるようにすることもできる。
なお、上記実施例では、入力信号■１の迷い変化の場合
にのみパルスφ□が発生されるように芒レテイるが、第
５図の回路において、インバータエ１の論理しきい値電
圧ｖｔｈｌがインバータＩ。
にのみパルスφ□が発生されるように芒レテイるが、第
５図の回路において、インバータエ１の論理しきい値電
圧ｖｔｈｌがインバータＩ。
の■ｔｈ２エリも窩くなるように構成することによって
、第７図に示すように、ロウレベルからハイレベルにゆ
っくりと変化する入力信号ｖ１が供給されたときにのみ
パルスφ、が発生てれるようにさせることも可能である
。
、第７図に示すように、ロウレベルからハイレベルにゆ
っくりと変化する入力信号ｖ１が供給されたときにのみ
パルスφ、が発生てれるようにさせることも可能である
。
次に、第８図は本発明の他の実施例を示す。
この実施例では、入力信号ｖ１が供給嘔れる２つのＨ路
にそれぞれインバータエＬ′と１２′會一つずつ追加し
て、互いに逆相の信号ＡとＡ′ヲ形成し、この信号Ａと
Ａ′をＮＡＮＤ回路Ｎ回路入力させてＮＡ ＮＤ論理を
とり、その出力をインバータエ。
にそれぞれインバータエＬ′と１２′會一つずつ追加し
て、互いに逆相の信号ＡとＡ′ヲ形成し、この信号Ａと
Ａ′をＮＡＮＤ回路Ｎ回路入力させてＮＡ ＮＤ論理を
とり、その出力をインバータエ。
によって反転して正のパルスφＡｋ発生芒せるようにさ
れている。
れている。
この回路においては、インバータエ、の論理しきい値電
圧Ｖｔｈ＋がインバータエ２の■ｔｈ２よシも高くなる
ように構成されることに、ｌニジ、入力信号ｖ１の速い
立上がシ時にのみパルスφ、が発生てれ、ゆっくりとし
た変化に対してはパルスφ□が発生されないようにされ
る。
圧Ｖｔｈ＋がインバータエ２の■ｔｈ２よシも高くなる
ように構成されることに、ｌニジ、入力信号ｖ１の速い
立上がシ時にのみパルスφ、が発生てれ、ゆっくりとし
た変化に対してはパルスφ□が発生されないようにされ
る。
たたし、上記ＮＡＮＤ回路Ｎ。とインバータエ。
全一つのＮＯＲ回路に置き換え、かつインバータエ２の
論理しきい値電圧Ｖｔｈ２がインバータエ。
論理しきい値電圧Ｖｔｈ２がインバータエ。
の■ｔｈ＋よりも高くなるように構成することによって
、速い速度で立ち下がる入力信号ｖ１に対してのみパル
スφＡを発生させることができる。さらに、ゆっくりと
変化する入力信号ｖｉに対してのみパルスを発生させる
ような回路を構成することも可能である。
、速い速度で立ち下がる入力信号ｖ１に対してのみパル
スφＡを発生させることができる。さらに、ゆっくりと
変化する入力信号ｖｉに対してのみパルスを発生させる
ような回路を構成することも可能である。
十に実施例のように、速い速度で変化する入力信号に灼
してのみパルスφＡを発生するようにされた回路不、ス
タティックＲＡＭにおいてアドレス信号の衷゛化を検出
してイコライズ用スイッチをオンさせるパルスを発生す
る回路として使用すれば、ＲＡＭの非選択時に、ゆっく
りと変化するアドレス信号が供給逼れた場合に回路か誤
動作されるのを防止す゛ることができる。
してのみパルスφＡを発生するようにされた回路不、ス
タティックＲＡＭにおいてアドレス信号の衷゛化を検出
してイコライズ用スイッチをオンさせるパルスを発生す
る回路として使用すれば、ＲＡＭの非選択時に、ゆっく
りと変化するアドレス信号が供給逼れた場合に回路か誤
動作されるのを防止す゛ることができる。
なお、イコライズ方式が採用され７’ｃ ＲＡ Ｍであ
っても、場合によっては、それほど高速動作全必要とし
ないシステムに使用されることもある。このような場合
には、アドレス信号が比較的ゆっくりと変化されること
が多いため、本発明のパルス発生回路にＩっでは、イコ
ライズ用スイッチ”ｋオンさせることができない。しか
し々から、本来イコライズ方式は冒迷梨Ｊ作を寅現する
ために採用されているのであるから、上記のように高速
動作が要求でれないシステムでは、イコライズ用スイッ
チが動作されずこれによって験出し速度が遅くされても
特に支障を来たすことはない。
っても、場合によっては、それほど高速動作全必要とし
ないシステムに使用されることもある。このような場合
には、アドレス信号が比較的ゆっくりと変化されること
が多いため、本発明のパルス発生回路にＩっでは、イコ
ライズ用スイッチ”ｋオンさせることができない。しか
し々から、本来イコライズ方式は冒迷梨Ｊ作を寅現する
ために採用されているのであるから、上記のように高速
動作が要求でれないシステムでは、イコライズ用スイッ
チが動作されずこれによって験出し速度が遅くされても
特に支障を来たすことはない。
婆らに、この発明は、スタティックＲＡＭにおけるイコ
ライズ用スイッチ全動作させるパルスを発生芒せるため
の回路としてのみならず、他の集積回路にも応用するこ
とができる。
ライズ用スイッチ全動作させるパルスを発生芒せるため
の回路としてのみならず、他の集積回路にも応用するこ
とができる。
第１図は従来のパルス発生回路の一例を示す回路図、
第２図は本発明に係るパルス発生回路の一実施例を示す
回路構成図、 第３図はその回路における変化の速い入力信号に対する
タイミングチャート、 第４図は同じくその回路における変化の遅い入力信号に
対するタイミングチャート、 第５図は本発明の第２の実施例を示す回路構成図、 第６図はその回路におけるタイミングチャート、第７図
はその回路のインバータの論理しきい値電圧の関係を変
えた場合のタイミングチャート、第８図は本発明の更に
他の実施例を示す回路構成図である。 ■２．工２ ・・インバータ、Ｇｏ 、Ｎｏ・・・論理
回路、Ｉ（１・・遅枡回路、ｖｌ・入力信号、φ４・・
パルス。 代理人 弁理士 薄 １）利 藤 ″□第 １
図 Ｊ〆 第 ２ 図 第 ３ 図 １ ４ １２
ｆ３ 第 ５ 図 り 第 ６ 図 、４−ロー
回路構成図、 第３図はその回路における変化の速い入力信号に対する
タイミングチャート、 第４図は同じくその回路における変化の遅い入力信号に
対するタイミングチャート、 第５図は本発明の第２の実施例を示す回路構成図、 第６図はその回路におけるタイミングチャート、第７図
はその回路のインバータの論理しきい値電圧の関係を変
えた場合のタイミングチャート、第８図は本発明の更に
他の実施例を示す回路構成図である。 ■２．工２ ・・インバータ、Ｇｏ 、Ｎｏ・・・論理
回路、Ｉ（１・・遅枡回路、ｖｌ・入力信号、φ４・・
パルス。 代理人 弁理士 薄 １）利 藤 ″□第 １
図 Ｊ〆 第 ２ 図 第 ３ 図 １ ４ １２
ｆ３ 第 ５ 図 り 第 ６ 図 、４−ロー
Claims (1)
- 【特許請求の範囲】 １、異々る論理しきい値電圧を有するようにされたイン
バータを含む第１の経路および第２の経路と、上記第１
または第２の経路に同一の入力信号が供給されることに
よシ各々の経路工υ発生した一組の信号ケ受けて出力す
る論理回路とからなり、入力信号の速い変化のみまたは
違い変化のみ全検出してパルス信号を発生するようにき
れていることを特徴とするパルス発生回路。 ２、上記第１または第２の経路の少なくとも一方には遅
延回路が設けられていることを特徴とする特許請求の範
囲第１項記載のパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226290A JPS59117315A (ja) | 1982-12-24 | 1982-12-24 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226290A JPS59117315A (ja) | 1982-12-24 | 1982-12-24 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117315A true JPS59117315A (ja) | 1984-07-06 |
| JPH0331009B2 JPH0331009B2 (ja) | 1991-05-02 |
Family
ID=16842891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226290A Granted JPS59117315A (ja) | 1982-12-24 | 1982-12-24 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117315A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122020A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 信号変化検出装置 |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| EP1732222A2 (en) * | 2005-05-03 | 2006-12-13 | M/A-Com, Inc. | Generating a fine time offset using a SiGe pulse generator. |
| JP2009100079A (ja) * | 2007-10-15 | 2009-05-07 | Seiko Epson Corp | パルス発生回路およびｕｗｂ通信装置 |
| JP2012075076A (ja) * | 2010-09-29 | 2012-04-12 | Samsung Electro-Mechanics Co Ltd | パルス幅に応じて動作するシュミットトリガー回路 |
| WO2012137268A1 (ja) * | 2011-04-07 | 2012-10-11 | パナソニック株式会社 | 時間デジタル変換器及びそれを用いたｐｌｌ周波数シンセサイザ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113460A (en) * | 1976-03-18 | 1977-09-22 | Kanzaki Kokyukoki Mfg Co Ltd | Power transmission gear |
| JPS5416963A (en) * | 1977-07-07 | 1979-02-07 | Mitsubishi Electric Corp | Differetiating circuit |
-
1982
- 1982-12-24 JP JP57226290A patent/JPS59117315A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113460A (en) * | 1976-03-18 | 1977-09-22 | Kanzaki Kokyukoki Mfg Co Ltd | Power transmission gear |
| JPS5416963A (en) * | 1977-07-07 | 1979-02-07 | Mitsubishi Electric Corp | Differetiating circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122020A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 信号変化検出装置 |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| EP1732222A2 (en) * | 2005-05-03 | 2006-12-13 | M/A-Com, Inc. | Generating a fine time offset using a SiGe pulse generator. |
| EP1732222A3 (en) * | 2005-05-03 | 2008-08-20 | M/A-Com, Inc. | Generating a fine time offset using a SiGe pulse generator. |
| JP2009100079A (ja) * | 2007-10-15 | 2009-05-07 | Seiko Epson Corp | パルス発生回路およびｕｗｂ通信装置 |
| JP2012075076A (ja) * | 2010-09-29 | 2012-04-12 | Samsung Electro-Mechanics Co Ltd | パルス幅に応じて動作するシュミットトリガー回路 |
| WO2012137268A1 (ja) * | 2011-04-07 | 2012-10-11 | パナソニック株式会社 | 時間デジタル変換器及びそれを用いたｐｌｌ周波数シンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0331009B2 (ja) | 1991-05-02 |
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