JPH0331009B2 - - Google Patents
Info
- Publication number
- JPH0331009B2 JPH0331009B2 JP57226290A JP22629082A JPH0331009B2 JP H0331009 B2 JPH0331009 B2 JP H0331009B2 JP 57226290 A JP57226290 A JP 57226290A JP 22629082 A JP22629082 A JP 22629082A JP H0331009 B2 JPH0331009 B2 JP H0331009B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- threshold voltage
- circuit
- logic threshold
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、パルス発生回路に関し、特に入力
信号の変化が速い場合あるいは遅い場合にのみパ
ルスを発生させるようにされたパルス発生回路に
関する。
信号の変化が速い場合あるいは遅い場合にのみパ
ルスを発生させるようにされたパルス発生回路に
関する。
例えば、スタテイツクRAM（ランダム・アク
セス・メモリ）のような半導体記憶装置において
は、データ線やコモンデータ線あるいは差動セン
スアンプ等における読出し速度を向上させるため
に、データを読み出す直前にデータ線等のＤ，
の信号をハイレベルとロウレベルの中間のレベル
に合わせてやるようなスイツチを設けたイコライ
ズ方式が提案されている。
セス・メモリ）のような半導体記憶装置において
は、データ線やコモンデータ線あるいは差動セン
スアンプ等における読出し速度を向上させるため
に、データを読み出す直前にデータ線等のＤ，
の信号をハイレベルとロウレベルの中間のレベル
に合わせてやるようなスイツチを設けたイコライ
ズ方式が提案されている。
従来、このイコライズ用のスイツチを動作させ
る信号（パルス）は、アドレス信号の変化を検出
して形成するようにされている。第１図はそのよ
うな従来のパルス発生回路の一例を示す。
る信号（パルス）は、アドレス信号の変化を検出
して形成するようにされている。第１図はそのよ
うな従来のパルス発生回路の一例を示す。
この回路では、入力信号（アドレス信号）viの
反転信号Ａと、この信号Ａを遅延回路Ndを含む
ゲート回路を通すことによつて得られる逆相の遅
延信号′とのNOR論理によつて、あるいは上記
信号Ａと′との反転信号とＡ＝とのNAND論理
によつて、イコライズ用スイツチをオンさせるパ
ルスφAを発生させていた。
反転信号Ａと、この信号Ａを遅延回路Ndを含む
ゲート回路を通すことによつて得られる逆相の遅
延信号′とのNOR論理によつて、あるいは上記
信号Ａと′との反転信号とＡ＝とのNAND論理
によつて、イコライズ用スイツチをオンさせるパ
ルスφAを発生させていた。
ところで、イコライズ方式が採用されるような
高速のスタテイツクRAMでは、一般にアドレス
信号は高速に変化されるようにされている。しか
しながら、このようなRAMをアドレス入力信号
がゆつくりと変化するシステムで使用した場合、
入力信号の中間値レベル付近では、内部のアドレ
スが確定していない状態でイコライズパルスが何
度も発生する。
高速のスタテイツクRAMでは、一般にアドレス
信号は高速に変化されるようにされている。しか
しながら、このようなRAMをアドレス入力信号
がゆつくりと変化するシステムで使用した場合、
入力信号の中間値レベル付近では、内部のアドレ
スが確定していない状態でイコライズパルスが何
度も発生する。
このような状態は電流ノイズ等によりRAMが
誤動作を起こしやすい状態である。
誤動作を起こしやすい状態である。
ところが、第１図に示すような回路では、入力
信号viの速い変化の場合はもちろんゆつくりした
変化に対しても必ずパルスφAが発生されてしま
い、回路が誤動作されるおそれがあつた。
信号viの速い変化の場合はもちろんゆつくりした
変化に対しても必ずパルスφAが発生されてしま
い、回路が誤動作されるおそれがあつた。
そこで、この発明は、入力信号を異なる論理し
きい値電圧を有するインバータを含むゲート回路
にそれぞれ供給して、パルスを立ち上げる信号と
立ち下げる信号とを別々のゲート回路からなる経
路によつて形成させることによつて、入力信号が
ゆつくりと変化する場合には、パルスを立ち下げ
る信号の方が立ち上げる信号よりも早く形成され
て遅い変化の入力信号に対してはパルスを発生さ
せず速い変化の入力信号に対してのみパルスを発
生できるようにし、あるいは、逆に遅い変化の入
力信号に対してのみパルスを発生できるようにし
たパルス発生回路を提供することを目的とする。
きい値電圧を有するインバータを含むゲート回路
にそれぞれ供給して、パルスを立ち上げる信号と
立ち下げる信号とを別々のゲート回路からなる経
路によつて形成させることによつて、入力信号が
ゆつくりと変化する場合には、パルスを立ち下げ
る信号の方が立ち上げる信号よりも早く形成され
て遅い変化の入力信号に対してはパルスを発生さ
せず速い変化の入力信号に対してのみパルスを発
生できるようにし、あるいは、逆に遅い変化の入
力信号に対してのみパルスを発生できるようにし
たパルス発生回路を提供することを目的とする。
以下図面に基づいてこの発明を説明する。
第２図は本発明に係るパルス発生回路の一実施
例を示すものである。この実施例では、入力信号
Viが２つの経路に分けられて、互いに逆相の信号
Ａと′とが形成されるようにされている。
例を示すものである。この実施例では、入力信号
Viが２つの経路に分けられて、互いに逆相の信号
Ａと′とが形成されるようにされている。
入力信号viは先ず論理しきい値が異なるように
構成されている２つのインバータI1とI2に供給さ
れる。そして、このインバータI1，I2の後段に
は、一方の経路（インバータI2側）にのみ例えば
インバータ列からなる遅延回路Idが設けられてい
る。
構成されている２つのインバータI1とI2に供給さ
れる。そして、このインバータI1，I2の後段に
は、一方の経路（インバータI2側）にのみ例えば
インバータ列からなる遅延回路Idが設けられてい
る。
上記２つの経路において別々に形成された信号
Ａと′は、特に制限されないがNOR回路G0に供
給されて、このNOR回路G0の論理動作によつて
パルスφAが形成される。
Ａと′は、特に制限されないがNOR回路G0に供
給されて、このNOR回路G0の論理動作によつて
パルスφAが形成される。
第２図の回路では、インバータI1の論理しきい
値電圧vth1がインバータI2の論理しきい値電圧vth2
よりも高くされることにより、入力信号viの速い
立上がり時にのみパルスφAが形成されるように
されている。
値電圧vth1がインバータI2の論理しきい値電圧vth2
よりも高くされることにより、入力信号viの速い
立上がり時にのみパルスφAが形成されるように
されている。
すなわち、入力信号viがロウレベルからハイレ
ベルに急速に立ち上がるとき、インバータI1とI2
の論理しきい値電圧の相異による出力の変化の遅
れ時間はほとんど無視できる程度に小さい。その
ため、インバータI1とI2の出力信号Ａとａは、第
３図に示すように、ほぼ同時にハイルベルからロ
ウレベルに変化される。しかして、インバータI2
の出力信号ａは遅延回路Idに供給され、遅延回路
Ndの出力信号′はこれよりも少し遅れてロウレ
ベルからハイレベルに変化される。その結果、信
号Ａと′が同時のロウレベルである期間だけハ
イレベルにされるパルスφAがNOR回路G0から出
力される。
ベルに急速に立ち上がるとき、インバータI1とI2
の論理しきい値電圧の相異による出力の変化の遅
れ時間はほとんど無視できる程度に小さい。その
ため、インバータI1とI2の出力信号Ａとａは、第
３図に示すように、ほぼ同時にハイルベルからロ
ウレベルに変化される。しかして、インバータI2
の出力信号ａは遅延回路Idに供給され、遅延回路
Ndの出力信号′はこれよりも少し遅れてロウレ
ベルからハイレベルに変化される。その結果、信
号Ａと′が同時のロウレベルである期間だけハ
イレベルにされるパルスφAがNOR回路G0から出
力される。
これに対して、第２図の回路にゆつくりと立ち
上がる入力信号viが供給された場合には、インバ
ータI1とI2の論理しきい値電圧vth1とvth2の相異に
より、出力信号Ａとａとの変化に時間的な差が生
じ、第４図に示すように、信号ａは信号Ａよりも
早くハイレベルからロウレベルに変化されるよう
になる。そのため、入力信号viの立上がり速度が
ある程度遅くなると、信号ａを受ける遅延回路Id
の出力′の変化が信号Ａの変化よりも早くなる。
その結果、信号Ａとが同時にロウレベルにされ
る期間がなくなつてNOR回路G0の出力はロウレ
ベルのままにされ、パルスφAが形成されなくな
る。
上がる入力信号viが供給された場合には、インバ
ータI1とI2の論理しきい値電圧vth1とvth2の相異に
より、出力信号Ａとａとの変化に時間的な差が生
じ、第４図に示すように、信号ａは信号Ａよりも
早くハイレベルからロウレベルに変化されるよう
になる。そのため、入力信号viの立上がり速度が
ある程度遅くなると、信号ａを受ける遅延回路Id
の出力′の変化が信号Ａの変化よりも早くなる。
その結果、信号Ａとが同時にロウレベルにされ
る期間がなくなつてNOR回路G0の出力はロウレ
ベルのままにされ、パルスφAが形成されなくな
る。
上記実施例におけるNOR回路G0の代わりに、
第５図に示すように、NAND回路N0とインバー
タI0を置き、かつインバータI2の論理しきい値電
圧vth2がインバータI2のvth1よりも高くなるように
構成することによつて、第６図に示すように、入
力信号viの速い立下がりのみを検出して正のパル
スφAを出力させるようにすることもできる。
第５図に示すように、NAND回路N0とインバー
タI0を置き、かつインバータI2の論理しきい値電
圧vth2がインバータI2のvth1よりも高くなるように
構成することによつて、第６図に示すように、入
力信号viの速い立下がりのみを検出して正のパル
スφAを出力させるようにすることもできる。
なお、上記実施例では、入力信号viの速い変化
の場合にのみパルスφAが発生されるようにされ
ているが、第５図の回路において、インバータI1
の論理しきい値電圧vth1がインバータI2のvth2より
も高くなるように構成することによつて、第７図
に示すように、ロウレベルからハイレベルにゆつ
くりと変化する入力信号viが供給されたときにの
みパルスφAが発生されるようにさせることも可
能である。
の場合にのみパルスφAが発生されるようにされ
ているが、第５図の回路において、インバータI1
の論理しきい値電圧vth1がインバータI2のvth2より
も高くなるように構成することによつて、第７図
に示すように、ロウレベルからハイレベルにゆつ
くりと変化する入力信号viが供給されたときにの
みパルスφAが発生されるようにさせることも可
能である。
次に、第８図は本発明の他の実施例を示す。
この実施例では、入力信号viが供給される２つ
の経路にそれぞれインバータI1′とI2′を一つずつ
追加して、互いに逆相の信号とＡ＝を形成し、こ
の信号とＡ＝をNAND回路N0に入力させて
NAND論理をとり、その出力をインバータI0に
よつて反転して正のパルスφAを発生させるよう
にされている。
の経路にそれぞれインバータI1′とI2′を一つずつ
追加して、互いに逆相の信号とＡ＝を形成し、こ
の信号とＡ＝をNAND回路N0に入力させて
NAND論理をとり、その出力をインバータI0に
よつて反転して正のパルスφAを発生させるよう
にされている。
この回路においては、インバータI1の論理しき
い値電圧vth1がインバータI2のvth2よりも高くなる
ように構成されることにより、入力信号viの速い
立上がり・・・・時にのみパルスφAが発生され、ゆつ
く
りとした変化に対してはパルスφAが発生されな
いようにされる。
い値電圧vth1がインバータI2のvth2よりも高くなる
ように構成されることにより、入力信号viの速い
立上がり・・・・時にのみパルスφAが発生され、ゆつ
く
りとした変化に対してはパルスφAが発生されな
いようにされる。
ただし、上記NAND回路N0とインバータI0を
一つのNOR回路に置き換え、かつインバータI2
の論理しきい値電圧vth2がインバータI1のvth1より
も高くなるように構成することによつて、速に速
度で立ち下がる・・・・・入力信号viに対してのみパル
スφA
を発生させることができる。さらに、ゆつくりと
変化する入力信号viに対してのみパルスを発生さ
せるような回路を構成することも可能である。
一つのNOR回路に置き換え、かつインバータI2
の論理しきい値電圧vth2がインバータI1のvth1より
も高くなるように構成することによつて、速に速
度で立ち下がる・・・・・入力信号viに対してのみパル
スφA
を発生させることができる。さらに、ゆつくりと
変化する入力信号viに対してのみパルスを発生さ
せるような回路を構成することも可能である。
上記実施例のように、速い速度で変化する入力
信号に対してのみパルスφAを発生するようにさ
れた回路を、スタテイツクRAMにおいてアドレ
ス信号の変化を検出してイコライズ用スイツチを
オンさせるパルスを発生する回路として使用すれ
ば、RAMの非選択時に、ゆつくりと変化するア
ドレス信号が供給された場合に回路が誤動作され
るのを防止することができる。
信号に対してのみパルスφAを発生するようにさ
れた回路を、スタテイツクRAMにおいてアドレ
ス信号の変化を検出してイコライズ用スイツチを
オンさせるパルスを発生する回路として使用すれ
ば、RAMの非選択時に、ゆつくりと変化するア
ドレス信号が供給された場合に回路が誤動作され
るのを防止することができる。
なお、イコライズ方式が採用されたRAMであ
つても、場合によつては、それほど高速動作を必
要としないシステムに使用されることもある。こ
のような場合には、アドレス信号が比較的ゆつく
りと変化されることが多いため、本発明のパルス
発生回路によつては、イコライズ用スイツチをオ
ンさせることができない。しかしながら、本来イ
コライズ方式は高速動作を実現するために採用さ
れているのであるから、上記のように高速動作が
要求されないシステムでは、イコライズ用スイツ
チが動作されずこれによつて読出し速度が遅くさ
れても特に支障を来たすことはない。
つても、場合によつては、それほど高速動作を必
要としないシステムに使用されることもある。こ
のような場合には、アドレス信号が比較的ゆつく
りと変化されることが多いため、本発明のパルス
発生回路によつては、イコライズ用スイツチをオ
ンさせることができない。しかしながら、本来イ
コライズ方式は高速動作を実現するために採用さ
れているのであるから、上記のように高速動作が
要求されないシステムでは、イコライズ用スイツ
チが動作されずこれによつて読出し速度が遅くさ
れても特に支障を来たすことはない。
さらに、この発明は、スタテツイクRAMにお
けるイコライズ用スイツチを動作させるパルスを
発生させるための回路としてのみならず、他の集
積回路にも応用することができる。
けるイコライズ用スイツチを動作させるパルスを
発生させるための回路としてのみならず、他の集
積回路にも応用することができる。
第１図は従来のパルス発生回路の一例を示す回
路図、第２図は本発明に係るパルス発生回路の一
実施例を示す回路構成図、第３図はその回路にお
ける変化の速い入力信号に対するタイミングチヤ
ート、第４図は同じくその回路における変化の遅
い入力信号に対するタイミングチヤート、第５図
は本発明の第２の実施例を示す回路構成図、第６
図はその回路におけるタイミングチヤート、第７
図はその回路のインバータの論理しきい値電圧の
関係を変えた場合のタイミングチヤート、第８図
は本発明の更に他の実施例を示す回路構成図であ
る。 I1，I2……インバータ、G0，N0……論理回路、
Id……遅延回路、vi……入力信号、φA……パル
ス。
路図、第２図は本発明に係るパルス発生回路の一
実施例を示す回路構成図、第３図はその回路にお
ける変化の速い入力信号に対するタイミングチヤ
ート、第４図は同じくその回路における変化の遅
い入力信号に対するタイミングチヤート、第５図
は本発明の第２の実施例を示す回路構成図、第６
図はその回路におけるタイミングチヤート、第７
図はその回路のインバータの論理しきい値電圧の
関係を変えた場合のタイミングチヤート、第８図
は本発明の更に他の実施例を示す回路構成図であ
る。 I1，I2……インバータ、G0，N0……論理回路、
Id……遅延回路、vi……入力信号、φA……パル
ス。
Claims (1)
- 【特許請求の範囲】 １ 第１論理しきい値電圧をもつて入力信号を受
け上記入力信号が上記第１論理しきい値電圧より
も低い値から高い値に変化されたときそれに応じ
て第１論理レベルから第２論理レベルに変化する
出力信号を形成し逆に上記入力信号が上記第１論
理しきい値電圧よりも高い値から低い値に変化さ
れたときそれに応じて第２論理レベルから第１論
理レベルに変化する出力信号を形成する第１経路
と、 上記第１論理しきい値電圧と異なる値の第２論
理しきい値電圧をもつて上記入力信号を受け上記
入力信号が上記第２論理しきい値よりも低い値か
ら高い値に変化されたとき、それに応じて所定遅
延時間の後第２論理レベルから第１論理レベルに
変化する出力信号を形成し逆に上記入力信号が上
記第２論理しきい値電圧よりも高い値から低い値
に変化されたときそれに応じて所定遅延時間の後
第１論理レベルから第２論理レベルに変化する出
力信号を形成する第２経路と、 上記第１経路の出力と第２経路の出力とを論理
入力とし上記両出力がともに第１論理レベルにさ
れたこともしくはともに第２論理レベルにされた
を判別する論理回路と、 を備えてなり、上記論理回路から出力パルスを得
るようにしてなることを特徴とするパルス発生回
路。 ２ 上記第１論理しきい値電圧は上記第２論理し
きい値電圧よりも大きい値にされ、 上記第１経路は、上記第１論理しきい値電圧を
持つインバータから構成され、 上記第２経路は、上記第２論理しきい値電圧を
持つインバータとその出力を受ける遅延回路とか
ら構成され、 上記論理回路は、NOR回路から構成されてな
ることを特徴とする特許請求の範囲第１項記載の
パルス発生回路。 ３ 上記第１論理しきい値電圧は上記第２論理し
きい値電圧よりも小さい値にされ、 上記第１経路は、上記第１論理しきい値電圧を
持つインバータから構成され、 上記第２経路は、上記第２論理しきい値電圧を
持つインバータとその出力を受ける遅延回路とか
ら構成され、 上記論理回路は、NAND回路から構成させて
なることを特徴とする特許請求の範囲第１項記載
のパルス発生回路。 ４ 上記第１論理しきい値電圧は上記第２論理し
きい値電圧よりも大きい値にされ、 上記第１経路は、上記第１論理しきい値電圧を
持つインバータから構成され、 上記第２経路は、上記第２論理しきい値電圧を
持つインバータとその出力を受ける遅延回路とか
ら構成され、 上記論理回路は、NAND回路から構成され、 てなることを特徴とする特許請求の範囲第１項記
載のパルス発生回路。 ５ 上記第１論理しきい値電圧は上記第２論理し
きい値電圧よりも大きい値にされ、 上記第１経路は、上記第１論理しきい値電圧を
持つ第１インバータとその出力を受ける第２イン
バータとから構成され、 上記第２経路は、上記第２論理しきい値電圧を
持つインバータとその出力を受ける遅延回路とか
ら構成され、 上記論理回路は、NAND回路から構成されて
なることを特徴とする特許請求の範囲第１項記載
のパルス発生回路。 ６ 上記第１論理しきい値電圧は上記第２論理し
きい値電圧よりも小さい値にされ、 上記第１経路は、上記第１論理しきい値電圧を
持つ第１インバータとその出力を受ける第２イン
バータとから構成され、 上記第２経路は上記第２論理しきい値電圧を持
つインバータとその出力を受ける遅延回路とから
構成され、 上記論理回路は、NOR回路から構成されてな
ることを特徴とする特許請求の範囲第１項記載の
パルス発生回路。 ７ 上記遅延回路は、縦属接続された複数のイン
バータから構成されてなることを特徴とする特許
請求の範囲第２項ないし第６項のうちの１に記載
のパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226290A JPS59117315A (ja) | 1982-12-24 | 1982-12-24 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226290A JPS59117315A (ja) | 1982-12-24 | 1982-12-24 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117315A JPS59117315A (ja) | 1984-07-06 |
| JPH0331009B2 true JPH0331009B2 (ja) | 1991-05-02 |
Family
ID=16842891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226290A Granted JPS59117315A (ja) | 1982-12-24 | 1982-12-24 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117315A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122020A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 信号変化検出装置 |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| US7199747B2 (en) * | 2005-05-03 | 2007-04-03 | M/A-Com, Inc. | Generating a fine time offset using a SiGe pulse generator |
| JP5360672B2 (ja) * | 2007-10-15 | 2013-12-04 | セイコーエプソン株式会社 | パルス発生回路およびｕｗｂ通信装置 |
| KR101171561B1 (ko) * | 2010-09-29 | 2012-08-06 | 삼성전기주식회사 | 펄스 폭에 따라 동작하는 슈미트 트리거 회로 |
| WO2012137268A1 (ja) * | 2011-04-07 | 2012-10-11 | パナソニック株式会社 | 時間デジタル変換器及びそれを用いたｐｌｌ周波数シンセサイザ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113460A (en) * | 1976-03-18 | 1977-09-22 | Kanzaki Kokyukoki Mfg Co Ltd | Power transmission gear |
| JPS5416963A (en) * | 1977-07-07 | 1979-02-07 | Mitsubishi Electric Corp | Differetiating circuit |
-
1982
- 1982-12-24 JP JP57226290A patent/JPS59117315A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113460A (en) * | 1976-03-18 | 1977-09-22 | Kanzaki Kokyukoki Mfg Co Ltd | Power transmission gear |
| JPS5416963A (en) * | 1977-07-07 | 1979-02-07 | Mitsubishi Electric Corp | Differetiating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59117315A (ja) | 1984-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6317369B1 (en) | Semiconductor device allowing higher speed data transmission to and from external unit | |
| US5315173A (en) | Data buffer circuit with delay circuit to increase the length of a switching transition period during data signal inversion | |
| JP3375143B2 (ja) | 遷移に基づいたラッチングを有するアドレスバッファ回路 | |
| US6061295A (en) | Integrated circuit memory devices having time compensated column selection capability for improving write operation reliability | |
| US6573754B2 (en) | Circuit configuration for enabling a clock signal in a manner dependent on an enable signal | |
| US5264737A (en) | One-shot signal generation circuitry for use in semiconductor memory integrated circuit | |
| US6122220A (en) | Circuits and methods for generating internal signals for integrated circuits by dynamic inversion and resetting | |
| US4549101A (en) | Circuit for generating test equalization pulse | |
| US5644538A (en) | Circuit and method for controllng the duration of pulses in a control signal from an electronic system | |
| US7782093B2 (en) | Integrated circuit and method of detecting a signal edge transition | |
| EP0212945B1 (en) | Clock signal generating circuit for dynamic type semiconductor memory device | |
| JPH08235861A (ja) | 半導体メモリ装置のビット線感知回路 | |
| JPH0331009B2 (ja) | ||
| US7293209B2 (en) | Split L2 latch with glitch free programmable delay | |
| US4823322A (en) | Dynamic random access memory device having an improved timing arrangement | |
| US7123069B2 (en) | Latch or phase detector device | |
| US4672372A (en) | Semiconductor device having matched-timing dynamic circuit and static circuit | |
| JP2565649B2 (ja) | メモリ回路 | |
| US6992949B2 (en) | Method and circuit for controlling generation of column selection line signal | |
| JPH06176568A (ja) | 半導体記憶装置 | |
| US6016284A (en) | Address transition detector for memory device | |
| EP0311102B1 (en) | Semiconductor ic including circuit for preventing erroneous operation caused by power source noise | |
| US6294939B1 (en) | Device and method for data input buffering | |
| EP0155787B1 (en) | Semiconductor memory device | |
| EP0313748B1 (en) | Sense amplifier control circuit |