JP5360672B2 - パルス発生回路およびuwb通信装置 - Google Patents
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Description
ここで、IR方式に使用されるパルス波形について図面を参照して簡単に説明する。
図11は図18(c)に示すパルスを発生する従来の回路例である(非特許文献1参照)。2つのインバータ801,802及び否定論理和回路(NOR)803は、NOR803のもう一方の入力Ciが偽(L:ローレベル)となったとき3段のリング発振回路を構成する。即ち、図12に示すタイム図のようにCiがLの間だけ発振し、NOR803の出力NRとインバータ801,802の出力N1,N2はそれぞれ時間tdずつ遅れて変化が伝播していく。
上述の回路よりも更に細いパルスを発生する回路として以下のような回路が考案されている。また、上述の従来の回路で発生できるパルスはDC成分を含む。発生パルスにDC成分を含まない図18(e)、(f)のようなパルスの発生回路として図13に示すような回路がある。この回路の動作は説明するために図14にタイム図を掲げる。
iが奇数のとき XDi
iが偶数のとき Di
が出力される。尚、Xは信号の否定論理を表し信号名に前置する記号である。
UWB通信では、このようにして発生されたパルスを送信機のみでなく、受信機においても受信信号と相関を計算するためのテンプレートパルスとして使用される。受信機においては差動型の信号処理が行われることが多く図18(g)に示すような位相の反転した2つの信号が必要になることも多い。差動のパルス信号は送信機においても平衡型のアンテナを駆動する際などに有効である。受信回路においてはさらに、同相と直交の位相が90°異なったいわゆるIQ信号が必要なことも多い。
適用例1のパルス発生回路は、
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、 該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含むインバータ遅延回路と、
前記インバータ遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記出力端子を第一の電位V1に接続し、前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記出力端子を前記第一の電位V1に接続し、前記インバータ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の1段あたりの遅延量と同一の時間遅延させて、前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路と、
を備えている。
適用例2のパルス発生回路は、適用例1のパルス発生回路であって、
前記起動信号制御回路は、互いに逆論理でその遷移タイミングが実質的に一致している2つの起動信号の一方を論理反転し出力するインバータと、前記起動信号の他方と前記インバータ出力とを選択するスイッチ回路と、を含んで構成される。
適用例3のパルス発生回路は、
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi−1段目の出力Di−1の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力Di+1とi+2段目の出力XDi+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
を備えている。
適用例4のパルス発生回路は、
起動信号に呼応して2組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の2i(iは所定範囲の偶数)段目の出力D2iと2i−2段目の出力XD2i−2の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力XD2i+2と2i+4段目の出力D2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i−2段目の出力D2i−2の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力D2i+2と2i+4段目の出力XD2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i−3段目の出力XD2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第五のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i+1段目の出力XD2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力D2i+1と2i+3段目の出力XD2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第六のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i−3段目の出力D2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第七のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力XD2i+1と2i+3段目の出力D2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第八のスイッチ回路と、
を備えている。
適用例5のUWB通信装置は、
適用例1〜適用例4の何れかに記載のパルス発生回路を含んで構成される。
パルス間隔:TP=任意
搬送波周波数:f0=4GHz
搬送波パルス幅:Pw=125psec
パルス幅:PD=任意
時間PDの中に含まれるパルス数(フィンガ数):4(PD=フィンガ数×Pw)
信号形態:シングルエンド出力、差動出力、および差動出力のIQ信号ペア
図1に本発明の実施例1を示す。図2にその動作を示すタイム図を掲載する。
iが奇数のとき XDi
iが偶数のとき Di
が出力される。なお、Xは信号の否定論理を表し信号名に前置する。
該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含みインバータ遅延回路と、
前記インバータ遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のと前記き出力端子を第一の電位V1に接続し、前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記出力端子を前記第一の電位V1に接続し、前記インバータ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の1段あたりの遅延量と同一の時間遅延させてまた前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路、
を備えていることを特徴とするということになる。
実施例2は図18(g)で説明した差動出力のパルス信号を発する回路について本発明に基づいて構成された例を示す。図3はその回路図であり、図4に動作を説明するタイム図を示す。
表3に示す接続によってスイッチアレイ301は、D9およびD2が同時にHのときすなわちD9およびD2の論理積が真のとき(図5で期間t9から期間xt1まで)およびXDi−1とDiの論理積が真のときすなわち図5で期間xti−1のときにパルス出力端子POに電位レベルV1を出力し、Di−2およびXDi−1が両方ともLのとき、すなわちXDi−2とDi−1の論理積が真のとき(期間xtiのとき)パルス出力端子POに電位レベルV2を出力する(図5に付番501で示す)。ここに、iは4≦i≦8の偶数である。
〈記載1の終わり〉
以上をまとめると、本発明によるパルス発生回路は、
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi−1段目の出力Di−1の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力Di+1とi+2段目の出力XDi+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
を備えて構成されたパルス発生回路ということになる。
〈記載2の終わり〉
図6に示すような位相を90°シフトしたいわゆるIQパルス信号はUWB受信機の同期検波に際してテンプレート信号として利用され、その発生方法は課題となっている。実施例3ではこの互いに位相の90°異なるIQパルス信号を発生する回路について説明する。発生するパルスの使用諸元は実施例の1,2と同一とした場合を例に説明するが、本願はこれに限定されるものではない。
起動信号に呼応して2組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の2i(iは所定範囲の偶数)段目の出力D2iと2i−2段目の出力XD2i−2の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力XD2i+2と2i+4段目の出力D2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i−2段目の出力D2i−2の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力D2i+2と2i+4段目の出力XD2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i−3段目の出力XD2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第五のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i+1段目の出力XD2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力D2i+1と2i+3段目の出力XD2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第六のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i−3段目の出力D2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第七のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力XD2i+1と2i+3段目の出力D2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第八のスイッチ回路と、
を備えて構成されるパルス発生回路と言うことになる。
図8〜10は実施例1〜3のパルス発生回路を用いた電子装置の要部を説明する図であり、UWB送受信装置に応用した場合の例を示す。
121、305…インバータ遅延回路
122、123、301、302、302、304…スイッチアレイ
408、409、601、602…インバータ遅延回路
701、709、721、725…パルス発生回路
706…低雑音増幅回路
707、708…ミキサ回路。
Claims (5)
- 起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含むインバータ遅延回路と、
前記インバータ遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記出力端子を第一の電位V1に接続し、前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記出力端子を前記第一の電位V1に接続し、前記インバータ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の1段あたりの遅延量と同一の時間遅延させて、前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路と、
を備えていることを特徴とするパルス発生回路。 - 前記起動信号制御回路は、互いに逆論理でその遷移タイミングが実質的に一致している2つの起動信号の一方を論理反転し出力するインバータと、前記起動信号の他方と前記インバータの出力とを選択するスイッチ回路と、を含んで構成されることを特徴とする請求項1に記載のパルス発生回路。
- 起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi−1段目の出力Di−1の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力Di+1とi+2段目の出力XDi+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
を備えていることを特徴とするパルス発生回路。 - 起動信号に呼応して2組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の2i(iは所定範囲の偶数)段目の出力D2iと2i−2段目の出力XD2i−2の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力XD2i+2と2i+4段目の出力D2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i−2段目の出力D2i−2の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力D2i+2と2i+4段目の出力XD2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i−3段目の出力XD2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第五のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i+1段目の出力XD2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力D2i+1と2i+3段目の出力XD2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第六のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i−3段目の出力D2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第七のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力XD2i+1と2i+3段目の出力D2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第八のスイッチ回路と、
を備えていることを特徴とするパルス発生回路。 - 請求項1〜4の何れかに記載のパルス発生回路を含んで構成されるUWB通信装置。
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