JP2000188525A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【課題】半導体集積回路に搭載されるフリップフロップ
回路に関し、消費電力の低減化と、動作の安定化とを図
る。 【解決手段】ｐＭＯＳトランジスタ７０、７１からなる
ｐＭＯＳトランスミッションゲート６９と、クロスカッ
プルしたｎＭＯＳトランジスタ７３、７４からなるマス
ター記憶回路７２と、ＣＭＯＳインバータ７６、７７か
らなる反転増幅インバータ回路７５と、ｎＭＯＳトラン
ジスタ７９、８０からなるｎＭＯＳトランスミッション
ゲート７８と、クロスカップルしたＣＭＯＳインバータ
８２、８３からなるスレーブ記憶回路８１とを設けて構
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
搭載されるフリップフロップ回路に関する。

【０００２】半導体集積回路の規模が大きくなると、チ
ップの消費電力が大きくなる。そこで、半導体集積回路
に搭載されるフリップフロップ回路についても、動作の
安定性を高く保ったまま、消費電力を削減する必要があ
る。

【０００３】

【従来の技術】図５は第１従来例のフリップフロップ回
路を示す回路図である。図１中、１は正相データ入力端
子、２は正相データ出力端子、３はクロック入力端子、
４はクロックＣＫを反転するＣＭＯＳインバータであ
る。

【０００４】また、５はクロックＣＫをゲート入力とす
るｐＭＯＳトランジスタ６及び反転クロックＸＣＫをゲ
ート入力とするｎＭＯＳトランジスタ７からなるＣＭＯ
Ｓトランスミッションゲートである。

【０００５】また、８はマスター記憶回路であり、９、
１０はＣＭＯＳインバータ、１１は反転クロックＸＣＸ
をゲート入力とするｐＭＯＳトランジスタ１２及びクロ
ックＣＸをゲート入力とするｎＭＯＳトランジスタ１３
からなるＣＭＯＳトランスミッションゲートである。

【０００６】また、１４は反転クロックＸＣＫをゲート
入力とするｐＭＯＳトランジスタ１５及びクロックＣＫ
をゲート入力とするｎＭＯＳトランジスタ１６からなる
ＣＭＯＳトランスミッションゲートである。

【０００７】また、１７はスレーブ記憶回路であり、１
８、１９はＣＭＯＳインバータ、２０はクロックＣＸを
ゲート入力とするｐＭＯＳトランジスタ２１及び反転ク
ロックＸＣＸをゲート入力とするｎＭＯＳトランジスタ
２２からなるＣＭＯＳトランスミッションゲートであ
る。

【０００８】図６は第２従来例のフリップフロップ回路
を示す回路図であり、図６中、２４は正相データ入力端
子、２５は逆相データ入力端子、２６は正相データ出力
端子、２７は逆相データ出力端子、２８はクロック入力
端子である。

【０００９】また、２９はクロックＣＫをゲート入力と
するｐＭＯＳトランジスタ３０、３１からなるｐＭＯＳ
トランスミッションゲート、３２はクロスカップルされ
たｎＭＯＳトランジスタ３３、３４からなるマスター記
憶回路である。

【００１０】また、３５はクロックＣＫをゲート入力と
するｎＭＯＳトランジスタ３６、３７からなるｎＭＯＳ
トランスミッションゲート、３８はクロスカップルされ
たｐＭＯＳトランジスタ３９、４０からなるスレーブ記
憶回路である。

【００１１】図７は第３従来例のフリップフロップ回路
を示す回路図であり、図７中、４２は正相データ入力端
子、４３は正相データ出力端子、４４は逆相データ出力
端子、４５はクロック入力端子である。

【００１２】また、４６はマスター回路であり、４７〜
５０はｐＭＯＳトランジスタ、５１〜５５はｎＭＯＳト
ランジスタ、５６はＣＭＯＳインバータである。

【００１３】また、５７はクロックＣＫをゲート入力と
するｎＭＯＳトランジスタ５８、５９からなるｎＭＯＳ
トランスミッションゲート、６０はクロスカップルされ
たＣＭＯＳインバータ６１、６２からなるスレーブ記憶
回路である。

【００１４】

【発明が解決しようとする課題】図５に示す第１従来例
のフリップフロップ回路においては、クロックＣＫ及び
反転クロックＸＣＫにより駆動されるトランジスタが１
０個（ｐＭＯＳトランジスタ６、１２、１５、２１、ｎ
ＭＯＳトランジスタ７、１３、１６、２２、ＣＭＯＳイ
ンバータ４を構成するｐＭＯＳトランジスタ及びｎＭＯ
Ｓトランジスタ）もあり、消費電力が大きいという問題
点があった。

【００１５】これに対して、図６に示す第２従来例のフ
リップフロップ回路においては、クロックＣＫにより駆
動されるトランジスタは、ｐＭＯＳトランジスタ３０、
３１及びｎＭＯＳトランジスタ３６、３７の４個だけで
あるから、消費電力の低減化を図ることができる。

【００１６】しかし、例えば、クロックＣＫ＝Ｌレベ
ル、すなわち、ｎＭＯＳトランジスタ３６、３７＝ＯＦ
Ｆで、正相出力データＱ＝Ｈレベル、逆相出力データＸ
Ｑ＝Ｌレベルの場合、逆相出力データＸＱは電気的にフ
ローティングとなり、外来ノイズにより、逆相出力デー
タＸＱがＨレベルに変化し、誤動作を起こしてしまう場
合があるという問題点があった。

【００１７】また、スレーブ記憶回路３８が記憶してい
る記憶データを書き換えるためにはマスター記憶回路３
２のｎＭＯＳトランジスタ３３、３４のをサイズを大き
くする必要があり、マスクー記憶回路３２の記憶データ
を書き換えるために、大きな消費電力を必要としてしま
うという問題点もあった。

【００１８】また、図７に示す第３従来例のフリップフ
ロップ回路においても、クロックＣＫにより駆動される
トランジスタは、ｐＭＯＳトランジスタ４８、５０及び
ｎＭＯＳトランジスタ５８、５９の４個のトランジスタ
だけであるから、消費電力の低減化を図ることができ
る。

【００１９】しかし、正相入力データＤがＨレベルのと
き、クロックＣＫがＨレベルになると、ノードＮ３は、
Ｈレベルにあるが、電気的にフローティングとなり、そ
の時に、外来ノイズによりノードＮ３がＬレベルに変化
すると、ノードＮ４がＨレベル、ｎＭＯＳトランジスタ
５５＝ＯＮ、ノードＮ５＝Ｌレベルとなり、正相出力デ
ータＱがＨレベルからＬレベルに変化し、誤動作を起こ
してしまう場合があるという問題点があった。

【００２０】本発明は、かかる点に鑑み、消費電力の低
減化と、動作の安定化とを図ることができるようにした
フリップフロップ回路を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明中、第１の発明の
フリップフロップ回路は、ソースを正相データ入力端子
に接続し、クロックをゲート入力とする第１のｐＭＯＳ
トランジスタと、ソースを逆相データ入力端子に接続
し、クロックをゲート入力とする第２のｐＭＯＳトラン
ジスタからなるｐＭＯＳトランスミッションゲートと、
ｐＭＯＳトランスミッションゲートから出力される相補
データを増幅して保持するクロスカップルされた第１、
第２のＭＯＳトランジスタからなるマスター記憶回路
と、マスター記憶回路が保持する相補データを反転増幅
する第１、第２のインバータからなる反転増幅インバー
タ回路と、ドレインを第１のインバータの出力端子に接
続し、ソースを逆相データ出力端子に接続し、クロック
をゲート入力とする第１のｎＭＯＳトランジスタと、ド
レインを第２のインバータの出力端子に接続し、ソース
を正相データ出力端子に接続し、クロックをゲート入力
とする第２のｎＭＯＳトランジスタからなるｎＭＯＳト
ランスミッションゲートと、ｎＭＯＳトランスミッショ
ンゲートから出力される相補データを保持するクロスカ
ップルされた第３、第４のインバータからなるスレーブ
記憶回路とを備えているというものである。

【００２２】本発明中、第１の発明のフリップフロップ
回路によれば、クロックが動作しているとき、合計４個
のトランジスタ（第１、第２のｐＭＯＳトランジスタ及
び第１、第２のｎＭＯＳトランジスタ）が動作するだけ
であるから、消費電力の低減化を図ることができる。

【００２３】また、第１、第２のインバータからなる反
転増幅インバータ回路が存在するので、マスター記憶回
路を構成するＭＯＳトランジスタのサイズを小さくする
ことができ、マスター記憶回路の消費電力を小さくする
ことができる。

【００２４】また、ノードが電源から切り離されて、電
気的にフローティングとなるときは、第１に、正相入力
データ＝Ｈレベル、逆相入力データ＝Ｌレベルで、クロ
ック＝Ｈレベルとなったときに、第１のｐＭＯＳトラン
ジスタの出力端がＨレベルで電気的にフローティングと
なるときであり、第２に、正相入力データ＝Ｌレベル、
逆相入力データ＝Ｈレベルで、クロック＝Ｈレベルとな
ったときに、第２のｐＭＯＳトランジスタの出力端がＨ
レベルで電気的にフローティングとなるときである。

【００２５】前者の場合、外来ノイズにより、第１のｐ
ＭＯＳトランジスタの出力端がＬレベルになった場合、
第１のインバータの出力はＨレベルになってしまうが、
第１のｎＭＯＳトランジスタは、逆相出力データをＨレ
ベルにする駆動力は弱く、スレーブ記憶回路を書き換え
ることができない。

【００２６】後者の場合、外来ノイズにより、第２のｐ
ＭＯＳトランジスタの出力端がＬレベルになった場合、
第２のインバータの出力はＨレベルになってしまうが、
第２のｎＭＯＳトランジスタは、正相出力データをＨレ
ベルにする駆動力は弱く、スレーブ記憶回路を書き換え
ることができない。

【００２７】本発明中、第２の発明のフリップフロップ
回路は、ドレインを正相データ入力端子に接続し、クロ
ックをゲート入力とする第１のｎＭＯＳトランジスタ
と、ドレインを逆相データ入力端子に接続し、クロック
をゲート入力とする第２のｎＭＯＳトランジスタからな
るｎＭＯＳトランスミッションゲートと、ｎＭＯＳトラ
ンスミッションゲートから出力される相補データを増幅
して保持するクロスカップルされた第１、第２のＭＯＳ
トランジスタからなるマスター記憶回路と、マスター記
憶回路が保持する相補データを反転増幅する第１、第２
のインバータからなる反転増幅インバータ回路と、ソー
スを第１のインバータの出力端子に接続し、ドレインを
逆相データ出力端子に接続し、クロックをゲート入力と
する第１のｐＭＯＳトランジスタと、ソースを第２のイ
ンバータの出力端子に接続し、ドレインを正相データ出
力端子に接続し、クロックをゲート入力とする第２のｐ
ＭＯＳトランジスタからなるｐＭＯＳトランスミッショ
ンゲートと、ｐＭＯＳトランスミッションゲートから出
力される相補データを保持するクロスカップルされた第
３、第４のインバータからなるスレーブ記憶回路とを備
えているというものである。

【００２８】本発明中、第２の発明のフリップフロップ
回路によれば、クロックが動作しているとき、合計４個
のトランジスタ（第１、第２のｎＭＯＳトランジスタ及
び第１、第２のｐＭＯＳトランジスタ）が動作するだけ
であるから、消費電力の低減化を図ることができる。

【００２９】また、第１、第２のインバータからなる反
転増幅インバータ回路が存在するので、マスター記憶回
路を構成するＭＯＳトランジスタのサイズを小さくする
ことができ、マスター記憶回路の消費電力を小さくする
ことができる。

【００３０】また、ノードが電源から切り離されて、電
気的にフローティングとなるときは、第１に、正相入力
データ＝Ｈレベル、逆相入力データ＝Ｌレベルで、クロ
ック＝Ｌレベルとなったときに、第２のｎＭＯＳトラン
ジスタの出力端がＬレベルで電気的にフローティングと
なるときであり、第２に、正相入力データ＝Ｌレベル、
逆相入力データ＝Ｈレベルで、クロック＝Ｌレベルとな
ったときに、第１のｎＭＯＳトランジスタの出力端がＬ
レベルで電気的にフローティングとなるときである。

【００３１】前者の場合、外来ノイズにより、第２のｎ
ＭＯＳトランジスタの出力端がＨレベルになった場合、
第２のインバータの出力はＬレベルになってしまうが、
第２のｐＭＯＳトランジスタは、正相出力データをＬレ
ベルにする駆動力は弱く、スレーブ記憶回路を書き換え
ることができない。

【００３２】後者の場合、外来ノイズにより、第１のｎ
ＭＯＳトランジスタの出力端がＨレベルになった場合、
第１のインバータの出力はＬレベルになってしまうが、
第１のｐＭＯＳトランジスタは、逆相出力データをＬレ
ベルにする駆動力は弱く、スレーブ記憶回路を書き換え
ることができない。

【００３３】本発明中、第３の発明のフリップフロップ
回路は、ソースを正相データ入力端子に接続し、クロッ
クをゲート入力とする第１のｐＭＯＳトランジスタと、
ソースを逆相データ入力端子に接続し、クロックをゲー
ト入力とする第２のｐＭＯＳトランジスタからなるｐＭ
ＯＳトランスミッションゲートと、ｐＭＯＳトランスミ
ッションゲートから出力される相補データを増幅して保
持するクロスカップルされた第１、第２のインバータか
らなるマスター記憶回路と、マスター記憶回路が保持す
る相補データを反転増幅する第３、第４のインバータか
らなる反転増幅インバータ回路と、ドレインを第３のイ
ンバータの出力端子に接続し、ソースを逆相データ出力
端子に接続し、クロックをゲート入力とする第１のｎＭ
ＯＳトランジスタと、ドレインを第４のインバータの出
力端子に接続し、ソースを正相データ出力端子に接続
し、クロックをゲート入力とする第２のｎＭＯＳトラン
ジスタからなるｎＭＯＳトランスミッションゲートと、
ｎＭＯＳトランスミッションゲートから出力される相補
データを保持するクロスカップルされた第５、第６のイ
ンバータからなるスレーブ記憶回路とを備えているとい
うものである。

【００３４】本発明中、第３の発明のフリップフロップ
回路によれば、クロックが動作しているとき、合計４個
のトランジスタ（第１、第２のｐＭＯＳトランジスタ及
び第１、第２のｎＭＯＳトランジスタ）が動作するだけ
であるから、消費電力の低減化を図ることができる。

【００３５】また、第３、第４のインバータからなる反
転増幅インバータ回路が存在するので、マスター記憶回
路を構成するインバータのｐＭＯＳトランジスタ及びｎ
ＭＯＳトランジスタのサイズを小さくすることができ、
マスター記憶回路の消費電力を小さくすることができ
る。

【００３６】また、電気的にフローティングとなるノー
ドがないので、外来ノイズにより正相出力データ及び逆
相出力データが反転してしまうことを避け、動作の安定
性を確保することができる。

【００３７】本発明中、第４の発明のフリップフロップ
回路は、ドレインを正相データ入力端子に接続し、クロ
ックをゲート入力とする第１のｎＭＯＳトランジスタ
と、ドレインを逆相データ入力端子に接続し、クロック
をゲート入力とする第２のｎＭＯＳトランジスタからな
るｎＭＯＳトランスミッションゲートと、ｎＭＯＳトラ
ンスミッションゲートから出力される相補データを増幅
して保持するクロスカップルされた第１、第２のインバ
ータからなるマスター記憶回路と、マスター記憶回路が
保持する相補データを反転増幅する第３、第４のインバ
ータからなる反転増幅インバータ回路と、ソースを第１
のインバータの出力端子に接続し、ドレインを逆相デー
タ出力端子に接続し、クロックをゲート入力とする第１
のｐＭＯＳトランジスタと、ソースを第４のインバータ
の出力端子に接続し、ドレインを正相データ出力端子に
接続し、クロックをゲート入力とする第２のｐＭＯＳト
ランジスタからなるｐＭＯＳトランスミッションゲート
と、ｐＭＯＳトランスミッションゲートから出力される
相補データを保持するクロスカップルされた第５、第６
のインバータからなるスレーブ記憶回路とを備えている
というものである。

【００３８】本発明中、第４の発明のフリップフロップ
回路によれば、クロックが動作しているとき、合計４個
のトランジスタ（第１、第２のｎＭＯＳトランジスタ及
び第１、第２のｐＭＯＳトランジスタ）が動作するだけ
であるから、消費電力の低減化を図ることができる。

【００３９】また、第３、第４のインバータからなる反
転増幅インバータ回路が存在するので、マスター記憶回
路を構成するインバータのｐＭＯＳトランジスタ及びｎ
ＭＯＳトランジスタのサイズを小さくすることができ、
マスター記憶回路の消費電力を小さくすることができ
る。

【００４０】また、電気的にフローティングとなるノー
ドがないので、外来ノイズにより正相出力データ及び逆
相出力データが反転してしまうことを避け、動作の安定
性を確保することができる。

【００４１】

【発明の実施の形態】以下、図１〜図４を参照して、本
発明の第１実施形態〜第４実施形態について説明する。

【００４２】第１実施形態・・図１ 図１は本発明の第１実施形態のフリップフロップ回路を
示す回路図である。図１中、６４は正相データ入力端
子、６５は逆相データ入力端子、６６は正相データ出力
端子、６７は逆相データ出力端子、６８はクロック入力
端子である。

【００４３】また、６９はクロックＣＫをゲート入力と
するｐＭＯＳトランジスタ７０、７１からなるｐＭＯＳ
トランスミッションゲート、７２はクロスカップルされ
たｎＭＯＳトランジスタ７３、７４からなるマスター記
憶回路である。

【００４４】また、７５はＣＭＯＳインバータ７６、７
７からなる反転増幅インバータ回路、７８はクロックＣ
Ｋをゲート入力とするｎＭＯＳトランジスタ７９、８０
からなるｎＭＯＳトランスミッションゲート、８１はク
ロスカップルされたＣＭＯＳインバータ８２、８３から
なるスレーブ記憶回路である。

【００４５】このように構成された本発明の第１実施形
態のフリップフロップ回路においては、正相入力データ
Ｄ＝Ｈレベル、逆相入力データＸＤ＝Ｌレベルのとき
に、クロックＣＫ＝Ｌレベルになると、ｐＭＯＳトラン
ジスタ７０＝ＯＮ、ｐＭＯＳトランジスタ７１＝ＯＮと
なり、ノードＮ６のレベル＝Ｈレベル、ノードＮ７のレ
ベル＝Ｌレベルとなる。

【００４６】そして、これらノードＮ６、Ｎ７のレベル
は、ｎＭＯＳトランジスタ７３＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ７４＝ＯＮとなることによりマスター記憶回路
７２により維持されると共に、ＣＭＯＳインバータ７６
の出力＝Ｌレベル、ＣＭＯＳインバータ７７の出力＝Ｈ
レベルに維持される。

【００４７】その後、クロックＣＫ＝Ｌレベルになる
と、ｐＭＯＳトランジスタ７０＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ７１＝ＯＦＦ、ｎＭＯＳトランジスタ７９＝Ｏ
Ｎ、ｎＭＯＳトランジスタ８０＝ＯＮ、正相出力データ
Ｑ＝Ｈレベル、逆相出力データＸＱ＝Ｌレベルとなる。

【００４８】そして、これら正相出力データＱ及び逆相
出力データＸＱのレベルは、ＣＭＯＳインバータ８２の
出力＝Ｌレベル、ＣＭＯＳインバータ８３の出力＝Ｈレ
ベルとなることによりスレーブ記憶回路８１により維持
される。

【００４９】なお、回路は対称的に構成されているの
で、正相入力データＤ＝Ｌレベル、逆相入力データＸＤ
＝Ｈレベルのときは、正相入力データＤ＝Ｈレベル、逆
相入力データＸＤ＝Ｌレベルの場合と対称的な動作を行
うことになる。

【００５０】ここに、本発明の第１実施形態のフリップ
フロップ回路においては、クロックＣＫにより駆動され
るトランジスタは、ｐＭＯＳトランジスタ７０、７１及
びｎＭＯＳトランジスタ７９、８０の４個のトランジス
タだけであるから、消費電力の低減化を図ることができ
る。

【００５１】また、スレーブ記憶回路８１のデータを書
き換える反転増幅インバータ回路７５が存在するので、
ｎＭＯＳトランジスタ７３、７４のサイズを小さくする
ことができ、マスター記憶回路７２の消費電力を小さく
することができる。したがって、この点からも、消費電
力の低減化を図ることができる。

【００５２】また、ノードが電源から切り離されて、電
気的にフローティングとなるときは、第１に、正相入力
データＤ＝Ｈレベル、逆相入力データＸＤ＝Ｌレベル
で、クロックＣＫ＝Ｈレベルとなったときに、ノードＮ
６がＨレベルで電気的にフローティングとなるときであ
り、第２に、正相入力データＤ＝Ｌレベル、逆相入力デ
ータＸＤ＝Ｈレベルで、クロックＣＫ＝Ｈレベルとなっ
たときに、ノードＮ７がＨレベルで電気的にフローティ
ングとなるときである。

【００５３】前者の場合、外来ノイズによりノードＮ６
がＬレベルになった場合、ＣＭＯＳインバータ７６の出
力はＨレベルになってしまうが、ｎＭＯＳトランジスタ
７９は、逆相出力データＸＱをＨレベルにする駆動力は
弱く、スレーブ記憶回路８１を書き換えることができな
い。

【００５４】後者の場合、外来ノイズによりノードＮ７
がＬレベルになった場合、ＣＭＯＳインバータ７７の出
力はＨレベルになってしまうが、ｎＭＯＳトランジスタ
８０は、正相出力データＱをＨレベルにする駆動力は弱
く、スレーブ記憶回路８１を書き換えることができな
い。

【００５５】このように、本発明の第１実施形態のフリ
ップフロップ回路によれば、ｐＭＯＳトランスミッショ
ンゲート６９と、クロスカップルしたｎＭＯＳトランジ
スタ７３、７４からなるマスター記憶回路７２と、反転
増幅インバータ回路７５と、ｎＭＯＳトランスミッショ
ンゲート７８と、クロスカップルしたＣＭＯＳインバー
タ８２、８３からなるスレーブ記憶回路８１とを設けて
構成したことにより、消費電力の低減化と、動作の安定
化とを図ることができる。

【００５６】なお、マスター記憶回路７２をクロスカッ
プルした２個のｐＭＯＳトランジスタで構成することも
できるが、このようにする場合には、ｎＭＯＳトランジ
スタで構成する場合よりも、トランジスタサイズを大き
くしなければならないので、本実施形態のように、ｎＭ
ＯＳトランジスタで構成することの方がより好適であ
る。

【００５７】第２実施形態・・図２ 図２は本発明の第２実施形態のフリップフロップ回路を
示す回路図である。図２中、８５は正相データ入力端
子、８６は逆相データ入力端子、８７は正相データ出力
端子、８８は逆相データ出力端子、８９は反転クロック
入力端子である。

【００５８】また、９０は反転クロックＸＣＫをゲート
入力とするｎＭＯＳトランジスタ９１、９２からなるｎ
ＭＯＳトランスミッションゲート、９３はクロスカップ
ルされたｐＭＯＳトランジスタ９４、９５からなるマス
ター記憶回路である。

【００５９】また、９６はＣＭＯＳインバータ９７、９
８からなる反転増幅インバータ回路、９９は反転クロッ
クＸＣＫをゲート入力とするｐＭＯＳトランジスタ１０
０、１０１からなるｐＭＯＳトランスミッションゲー
ト、１０２はクロスカップルされたＣＭＯＳインバータ
１０３、１０４からなるスレーブ記憶回路である。

【００６０】このように構成された本発明の第２実施形
態のフリップフロップ回路においては、正相入力データ
Ｄ＝Ｈレベル、逆相入力データＸＤ＝Ｌレベルのとき
に、反転クロックＸＣＫ＝Ｈレベルになると、ｎＭＯＳ
トランジスタ９１＝ＯＮ、ｎＭＯＳトランジスタ９２＝
ＯＮとなり、ノードＮ８のレベル＝Ｈレベル、ノードＮ
９のレベル＝Ｌレベルとなる。

【００６１】そして、これらノードＮ８、Ｎ９のレベル
は、ｐＭＯＳトランジスタ９４＝ＯＮ、ｐＭＯＳトラン
ジスタ９５＝ＯＦＦとなることによりマスター記憶回路
９３により維持されると共に、ＣＭＯＳインバータ９７
の出力＝Ｌレベル、ＣＭＯＳインバータ９８の出力＝Ｈ
レベルに維持される。

【００６２】その後、反転クロックＸＣＫ＝Ｌレベルに
なると、ｎＭＯＳトランジスタ９１＝ＯＦＦ、ｎＭＯＳ
トランジスタ９２＝ＯＦＦ、ｐＭＯＳトランジスタ１０
０＝ＯＮ、ｐＭＯＳトランジスタ１０１＝ＯＮ、正相出
力データＱ＝Ｈレベル、逆相出力データＸＱ＝Ｌレベル
となる。

【００６３】そして、これら正相出力データＱ及び逆相
出力データＸＱのレベルは、ＣＭＯＳインバータ１０３
の出力＝Ｌレベル、ＣＭＯＳインバータ１０４の出力＝
Ｈレベルとなることによりスレーブ記憶回路１０２によ
り維持される。

【００６４】なお、回路は対称的に構成されているの
で、正相入力データＤ＝Ｌレベル、逆相入力データＸＤ
＝Ｈレベルのときは、正相入力データＤ＝Ｈレベル、逆
相入力データＸＤ＝Ｌレベルの場合と対称的な動作を行
うことになる。

【００６５】ここに、本発明の第２実施形態のフリップ
フロップ回路においては、反転クロックＸＣＫにより駆
動されるトランジスタは、ｎＭＯＳトランジスタ９１、
９２及びｐＭＯＳトランジスタ１００、１０１の４個の
トランジスタだけであるから、消費電力の低減化を図る
ことができる。

【００６６】また、スレーブ記憶回路１０２のデータを
書き換える反転増幅インバータ回路９６が存在するの
で、ｐＭＯＳトランジスタ９４、９５のサイズを小さく
することができ、マスター記憶回路９３の消費電力を小
さくすることができる。したがって、この点からも、消
費電力の低減化を図ることができる。

【００６７】また、ノードが電源から切り離されて、電
気的にフローティングとなるときは、第１に、正相入力
データＤ＝Ｈレベル、逆相入力データＸＤ＝Ｌレベル
で、反転クロックＸＣＫ＝Ｌレベルとなったときに、ノ
ードＮ９がＬレベルで電気的にフローティングとなる場
合であり、第２に、正相入力データＤ＝Ｌレベル、逆相
入力データＸＤ＝Ｈレベルで、反転クロックＸＣＫ＝Ｌ
レベルとなったときに、ノードＮ８がＬレベルで電気的
にフローティングとなる場合である。

【００６８】前者の場合、外来ノイズによりノードＮ９
がＨレベルになった場合、ＣＭＯＳインバータ９８の出
力はＬレベルになってしまうが、ｐＭＯＳトランジスタ
１０１は、正相出力データＱをＬレベルにする駆動力は
弱く、スレーブ記憶回路１０２を書き換えることができ
ない。

【００６９】後者の場合、外来ノイズによりノードＮ８
がＨレベルになった場合、ＣＭＯＳインバータ９７の出
力はＬレベルになってしまうが、ｐＭＯＳトランジスタ
１００は、逆相出力データＸＱをＬレベルにする駆動力
は弱く、スレーブ記憶回路１０２を書き換えることがで
きない。

【００７０】このように、本発明の第２実施形態のフリ
ップフロップ回路によれば、ｎＭＯＳトランスミッショ
ンゲート９０と、クロスカップルしたｐＭＯＳトランジ
スタ９４、９５からなるマスター記憶回路９３と、反転
増幅インバータ回路９６と、ｐＭＯＳトランスミッショ
ンゲート９９と、クロスカップルしたＣＭＯＳインバー
タ１０３、１０４からなるスレーブ記憶回路１０２とを
設けて構成したことにより、消費電力の低減化と、動作
の安定化とを図ることができる。

【００７１】なお、マスター記憶回路９３をクロスカッ
プルした２個のｎＭＯＳトランジスタで構成することも
できるが、このようにする場合には、ｎＭＯＳトランジ
スタで構成する場合よりも、トランジスタサイズを大き
くしなければならないので、本実施形態のように、ｐＭ
ＯＳトランジスタで構成することの方がより好適であ
る。

【００７２】また、本発明の第２実施形態においては、
ｎＭＯＳトランジスタ９１、９２及びｐＭＯＳトランジ
スタ１００、１０１のゲートに反転クロックＸＣＫを印
加するようにしているが、これは、本発明の第１実施形
態と同一のタイミングで同一のフリップフロップ動作を
させるためであり、ｎＭＯＳトランジスタ９１、９２及
びｐＭＯＳトランジスタ１００、１０１のゲートにクロ
ックＣＫを印加するようにしても、フリップフロップ回
路として動作させることができることは言うまでもな
い。

【００７３】第３実施形態・・図３ 図３は本発明の第３実施形態のフリップフロップ回路を
示す回路図である。図３中、１０６は正相データ入力端
子、１０７は逆相データ入力端子、１０８は正相データ
出力端子、１０９は逆相データ出力端子、１１０はクロ
ック入力端子である。

【００７４】また、１１１はクロックＣＫをゲート入力
とするｐＭＯＳトランジスタ１１２、１１３からなるｐ
ＭＯＳトランスミッションゲート、１１４はクロスカッ
プルされたＣＭＯＳインバータ１１５、１１６からなる
マスター記憶回路である。

【００７５】また、１１７はＣＭＯＳインバータ１１
８、１１９からなる反転増幅インバータ回路、１２０は
クロックＣＫをゲート入力とするｎＭＯＳトランジスタ
１２１、１２２からなるｎＭＯＳトランスミッションゲ
ート、１２３はクロスカップルされたＣＭＯＳインバー
タ１２４、１２５からなるスレーブ記憶回路である。

【００７６】このように構成された本発明の第３実施形
態のフリップフロップ回路においては、正相入力データ
Ｄ＝Ｈレベル、逆相入力データＸＤ＝Ｌレベルのとき
に、クロックＣＫ＝Ｌレベルになると、ｐＭＯＳトラン
ジスタ１１２＝ＯＮ、ｐＭＯＳトランジスタ１１３＝Ｏ
Ｎとなり、ノードＮ１０のレベル＝Ｈレベル、ノードＮ
１１のレベル＝Ｌレベルとなる。

【００７７】そして、これらノードＮ１０、Ｎ１１のレ
ベルは、ＣＭＯＳインバータ１１５の出力＝Ｈレベル、
ＣＭＯＳインバータ１１６の出力＝Ｌレベルとなること
によりマスター記憶回路１１４により維持されると共
に、ＣＭＯＳインバータ１１８の出力＝Ｌレベル、ＣＭ
ＯＳインバータ１１９の出力＝Ｈレベルに維持される。

【００７８】その後、クロックＣＫ＝Ｈレベルになる
と、ｐＭＯＳトランジスタ１１２＝ＯＦＦ、ｐＭＯＳト
ランジスタ１１３＝ＯＦＦ、ｎＭＯＳトランジスタ１２
１＝ＯＮ、ｎＭＯＳトランジスタ１２２＝ＯＮ、正相出
力データＱ＝Ｈレベル、逆相出力データＸＱ＝Ｌレベル
となる。

【００７９】そして、正相出力データＱ及び逆相出力デ
ータＸＱのレベルは、ＣＭＯＳインバータ１２４の出力
＝Ｌレベル、ＣＭＯＳインバータ１２５の出力＝Ｈレベ
ルとなることによりスレーブ記憶回路１２３により維持
される。

【００８０】なお、回路は対称的に構成されているの
で、正相入力データＤ＝Ｌレベル、逆相入力データＸＤ
＝Ｈレベルのときは、正相入力データＤ＝Ｈレベル、逆
相入力データＸＤ＝Ｌレベルの場合と対称的な動作を行
うことになる。

【００８１】ここに、本発明の第３実施形態のフリップ
フロップ回路においては、クロックＣＫにより駆動され
るトランジスタは、ｐＭＯＳトランジスタ１１２、１１
３及びｎＭＯＳトランジスタ１２１、１２２の４個のト
ランジスタだけであるから、消費電力の低減化を図るこ
とができる。

【００８２】また、スレーブ記憶回路１２３のデータを
書き換える反転増幅インバータ回路１１７が存在するの
で、ＣＭＯＳインバータ１１５、１１６を構成するｐＭ
ＯＳトランジスタ及びｎＭＯＳトランジスタのサイズを
小さくすることができ、マスター記憶回路１１４の消費
電力を小さくすることができる。したがって、この点か
らも、消費電力の低減化を図ることができる。

【００８３】また、電気的にフローティングとなるノー
ドがないので、外来ノイズにより、正相出力データＱ、
逆相出力データＸＱが反転してしまうことを避けること
ができる。

【００８４】このように、本発明の第３実施形態のフリ
ップフロップ回路によれば、ｐＭＯＳトランスミッショ
ンゲート１１１と、クロスカップルしたＣＭＯＳインバ
ータ１１５、１１６からなるマスター記憶回路１１４
と、反転増幅インバータ回路１１７と、ｎＭＯＳトラン
スミッションゲート１２０と、クロスカップルしたＣＭ
ＯＳインバータ１２４、１２５からなるスレーブ記憶回
路１２３とを設けて構成したことにより、消費電力の低
減化と、動作の安定化とを図ることができる。

【００８５】第４実施形態・・図４ 図４は本発明の第４実施形態のフリップフロップ回路を
示す回路図である。図４中、１２７は正相データ入力端
子、１２８は逆相データ入力端子、１２９は正相データ
出力端子、１３０は逆相データ出力端子、１３１は反転
クロック入力端子である。

【００８６】また、１３２は反転クロックＸＣＫをゲー
ト入力とするｎＭＯＳトランジスタ１３３、１３４から
なるｎＭＯＳトランスミッションゲート、１３５はクロ
スカップルされたＣＭＯＳインバータ１３６、１３７か
らなるマスター記憶回路である。

【００８７】また、１３８はＣＭＯＳインバータ１３
９、１４０からなる反転増幅インバータ回路、１４１は
反転クロックＸＣＫをゲート入力とするｐＭＯＳトラン
ジスタ１４２、１４３からなるｐＭＯＳトランスミッシ
ョンゲート、１４４はクロスカップルされたＣＭＯＳイ
ンバータ１４５、１４６からなるスレーブ記憶回路であ
る。

【００８８】このように構成された本発明の第４実施形
態のフリップフロップ回路においては、正相入力データ
Ｄ＝Ｈレベル、逆相入力データＸＤ＝Ｌレベルのとき
に、反転クロックＸＣＫ＝Ｈレベルになると、ｎＭＯＳ
トランジスタ１３３＝ＯＮ、ｎＭＯＳトランジスタ１３
４＝ＯＮとなり、ノードＮ１２のレベル＝Ｈレベル、ノ
ードＮ１３のレベル＝Ｌレベルとなる。

【００８９】そして、これらノードＮ１２、Ｎ１３のレ
ベルは、ＣＭＯＳインバータ１３６の出力＝Ｈレベル、
ＣＭＯＳインバータ１３７の出力＝Ｌレベルとなること
によりマスター記憶回路１３５により維持されると共
に、ＣＭＯＳインバータ１３９の出力＝Ｌレベル、ＣＭ
ＯＳインバータ１４０の出力＝Ｈレベルに維持される。

【００９０】その後、反転クロックＸＣＫ＝Ｌレベルに
なると、ｎＭＯＳトランジスタ１３３＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ１３４＝ＯＦＦ、ｐＭＯＳトランジスタ
１４２＝ＯＮ、ｐＭＯＳトランジスタ１４３＝ＯＮ、正
相出力データＱ＝Ｈレベル、逆相出力データＸＱ＝Ｌレ
ベルとなる。

【００９１】そして、正相出力データＱ及び逆相出力デ
ータＸＱのレベルは、ＣＭＯＳインバータ１４５の出力
＝Ｌレベル、ＣＭＯＳインバータ１４６の出力＝Ｈレベ
ルとなることによりスレーブ記憶回路１４４により維持
される。

【００９２】なお、回路は対称的に構成されているの
で、正相入力データＤ＝Ｌレベル、逆相入力データＸＤ
＝Ｈレベルのときは、正相入力データＤ＝Ｈレベル、逆
相入力データＸＤ＝Ｌレベルの場合と対称的な動作を行
うことになる。

【００９３】ここに、本発明の第４実施形態のフリップ
フロップ回路においては、クロックＣＫにより駆動され
るトランジスタは、ｎＭＯＳトランジスタ１３３、１３
４及びｐＭＯＳトランジスタ１４２、１４３の４個のト
ランジスタだけであるから、消費電力の低減化を図るこ
とができる。

【００９４】また、スレーブ記憶回路１４４のデータを
書き換える反転増幅インバータ回路１３８が存在するの
で、ＣＭＯＳインバータ１３６、１３７を構成するｐＭ
ＯＳトランジスタ及びｎＭＯＳトランジスタのサイズを
小さくすることができ、マスター記憶回路１３５の消費
電力を小さくすることができる。したがって、この点か
らも、消費電力の低減化を図ることができる。

【００９５】また、電気的にフローティングとなるノー
ドがないので、外来ノイズにより、正相出力データＱ、
逆相出力データＸＱが反転してしまうことを避けること
ができる。

【００９６】このように、本発明の第４実施形態のフリ
ップフロップ回路によれば、ｎＭＯＳトランスミッショ
ンゲート１３２と、クロスカップルしたＣＭＯＳインバ
ータ１３６、１３７からなるマスター記憶回路１３５
と、反転増幅インバータ回路１３８と、ｐＭＯＳトラン
スミッションゲート１４１と、クロスカップルしたＣＭ
ＯＳインバータ１４５、１４６からなるスレーブ記憶回
路１４４とを設けて構成したことにより、消費電力の低
減化と、動作の安定化とを図ることができる。

【００９７】また、本発明の第４実施形態においては、
ｎＭＯＳトランジスタ１３３、１３４及びｐＭＯＳトラ
ンジスタ１４２、１４３のゲートに反転クロックＸＣＫ
を印加するようにしているが、これは、本発明の第３実
施形態と同一のタイミングで同一のフリップフロップ動
作をさせるためであり、ｎＭＯＳトランジスタ１３３、
１３４及びｐＭＯＳトランジスタ１４２、１４３のゲー
トにクロックＣＫを印加するようにしても、フリップフ
ロップ回路として動作させることができることは言うま
でもない。

【００９８】

【発明の効果】以上のように、本発明中、第１の発明の
フリップフロップ回路によれば、ｐＭＯＳトランスミッ
ションゲートと、クロスカップルした２個のＭＯＳトラ
ンジスタからなるマスター記憶回路と、反転増幅インバ
ータ回路と、ｎＭＯＳトランスミッションゲートと、ク
ロスカップルした２個のインバータからなるスレーブ記
憶回路とを設けて構成したことにより、消費電力の低減
化と、動作の安定化とを図ることができる。

【００９９】本発明中、第２の発明のフリップフロップ
回路によれば、ｎＭＯＳトランスミッションゲートと、
クロスカップルした２個のＭＯＳトランジスタからなる
マスター記憶回路と、反転増幅インバータ回路と、ｐＭ
ＯＳトランスミッションゲートと、クロスカップルした
２個のインバータからなるスレーブ記憶回路とを設けて
構成したことにより、消費電力の低減化と、動作の安定
化とを図ることができる。

【０１００】本発明中、第３の発明のフリップフロップ
回路によれば、ｐＭＯＳトランスミッションゲートと、
クロスカップルした２個のインバータからなるマスター
記憶回路と、反転増幅インバータ回路と、ｎＭＯＳトラ
ンスミッションゲートと、クロスカップルした２個のイ
ンバータからなるスレーブ記憶回路とを設けて構成した
ことにより、消費電力の低減化と、動作の安定化とを図
ることができる。

【０１０１】本発明中、第４の発明のフリップフロップ
回路によれば、ｎＭＯＳトランスミッションゲートと、
クロスカップルした２個のインバータからなるマスター
記憶回路と、反転増幅インバータ回路と、ｐＭＯＳトラ
ンスミッションゲートと、クロスカップルした２個のイ
ンバータからなるスレーブ記憶回路とを設けて構成した
ことにより、消費電力の低減化と、動作の安定化とを図
ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態のフリップフロップ回路
を示す回路図である。

【図２】本発明の第２実施形態のフリップフロップ回路
を示す回路図である。

【図３】本発明の第３実施形態のフリップフロップ回路
を示す回路図である。

【図４】本発明の第４実施形態のフリップフロップ回路
を示す回路図である。

【図５】第１従来例のフリップフロップ回路を示す回路
図である。

【図６】第２従来例のフリップフロップ回路を示す回路
図である。

【図７】第３従来例のフリップフロップ回路を示す回路
図である。

【符号の説明】

（図１） ６９ ｐＭＯＳトランスミッションゲート ７２ マスター記憶回路 ７５ 反転増幅インバータ回路 ７８ ｎＭＯＳトランスミッションゲート ８１ スレーブ記憶回路 （図２） ９０ ｎＭＯＳトランスミッションゲート ９３ マスター記憶回路 ９６ 反転増幅インバータ回路 ９９ ｐＭＯＳトランスミッションゲート １０２ スレーブ記憶回路 （図３） １１１ ｐＭＯＳトランスミッションゲート １１４ マスター記憶回路 １１７ 反転増幅インバータ回路 １２０ ｎＭＯＳトランスミッションゲート １２３ スレーブ記憶回路 （図４） １３２ ｎＭＯＳトランスミッションゲート １３５ マスター記憶回路 １３８ 反転増幅インバータ回路 １４１ ｐＭＯＳトランスミッションゲート １４４ スレーブ記憶回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】ソースを正相データ入力端子に接続し、ク
   ロックをゲート入力とする第１のｐＭＯＳトランジスタ
   と、ソースを逆相データ入力端子に接続し、前記クロッ
   クをゲート入力とする第２のｐＭＯＳトランジスタから
   なるｐＭＯＳトランスミッションゲートと、 前記ｐＭＯＳトランスミッションゲートから出力される
   相補データを増幅して保持するクロスカップルされた第
   １、第２のＭＯＳトランジスタからなるマスター記憶回
   路と、 前記マスター記憶回路が保持する相補データを反転増幅
   する第１、第２のインバータからなる反転増幅インバー
   タ回路と、 ドレインを前記第１のインバータの出力端子に接続し、
   ソースを逆相データ出力端子に接続し、前記クロックを
   ゲート入力とする第１のｎＭＯＳトランジスタと、ドレ
   インを前記第２のインバータの出力端子に接続し、ソー
   スを正相データ出力端子に接続し、前記クロックをゲー
   ト入力とする第２のｎＭＯＳトランジスタからなるｎＭ
   ＯＳトランスミッションゲートと、 前記ｎＭＯＳトランスミッションゲートから出力される
   相補データを保持するクロスカップルされた第３、第４
   のインバータからなるスレーブ記憶回路とを備えている
   ことを特徴とするフリップフロップ回路。
2. 【請求項２】ドレインを正相データ入力端子に接続し、
   クロックをゲート入力とする第１のｎＭＯＳトランジス
   タと、ドレインを逆相データ入力端子に接続し、前記ク
   ロックをゲート入力とする第２のｎＭＯＳトランジスタ
   からなるｎＭＯＳトランスミッションゲートと、 前記ｎＭＯＳトランスミッションゲートから出力される
   相補データを増幅して保持するクロスカップルされた第
   １、第２のＭＯＳトランジスタからなるマスター記憶回
   路と、 前記マスター記憶回路が保持する相補データを反転増幅
   する第１、第２のインバータからなる反転増幅インバー
   タ回路と、 ソースを前記第１のインバータの出力端子に接続し、ド
   レインを逆相データ出力端子に接続し、前記クロックを
   ゲート入力とする第１のｐＭＯＳトランジスタと、ソー
   スを前記第２のインバータの出力端子に接続し、ドレイ
   ンを正相データ出力端子に接続し、前記クロックをゲー
   ト入力とする第２のｐＭＯＳトランジスタからなるｐＭ
   ＯＳトランスミッションゲートと、 前記ｐＭＯＳトランスミッションゲートから出力される
   相補データを保持するクロスカップルされた第３、第４
   のインバータからなるスレーブ記憶回路とを備えている
   ことを特徴とするフリップフロップ回路。
3. 【請求項３】ソースを正相データ入力端子に接続し、ク
   ロックをゲート入力とする第１のｐＭＯＳトランジスタ
   と、ソースを逆相データ入力端子に接続し、前記クロッ
   クをゲート入力とする第２のｐＭＯＳトランジスタから
   なるｐＭＯＳトランスミッションゲートと、 前記ｐＭＯＳトランスミッションゲートから出力される
   相補データを増幅して保持するクロスカップルされた第
   １、第２のインバータからなるマスター記憶回路と、 前記マスター記憶回路が保持する相補データを反転増幅
   する第３、第４のインバータからなる反転増幅インバー
   タ回路と、 ドレインを前記第３のインバータの出力端子に接続し、
   ソースを逆相データ出力端子に接続し、前記クロックを
   ゲート入力とする第１のｎＭＯＳトランジスタと、ドレ
   インを前記第４のインバータの出力端子に接続し、ソー
   スを正相データ出力端子に接続し、前記クロックをゲー
   ト入力とする第２のｎＭＯＳトランジスタからなるｎＭ
   ＯＳトランスミッションゲートと、 前記ｎＭＯＳトランスミッションゲートから出力される
   相補データを保持するクロスカップルされた第５、第６
   のインバータからなるスレーブ記憶回路とを備えている
   ことを特徴とするフリップフロップ回路。
4. 【請求項４】ドレインを正相データ入力端子に接続し、
   クロックをゲート入力とする第１のｎＭＯＳトランジス
   タと、ドレインを逆相データ入力端子に接続し、前記ク
   ロックをゲート入力とする第２のｎＭＯＳトランジスタ
   からなるｎＭＯＳトランスミッションゲートと、 前記ｎＭＯＳトランスミッションゲートから出力される
   相補データを増幅して保持するクロスカップルされた第
   １、第２のインバータからなるマスター記憶回路と、 前記マスター記憶回路が保持する相補データを反転増幅
   する第３、第４のインバータからなる反転増幅インバー
   タ回路と、 ソースを前記第３のインバータの出力端子に接続し、ド
   レインを逆相データ出力端子に接続し、前記クロックを
   ゲート入力とする第１のｐＭＯＳトランジスタと、ソー
   スを前記第４のインバータの出力端子に接続し、ドレイ
   ンを正相データ出力端子に接続し、前記クロックをゲー
   ト入力とする第２のｐＭＯＳトランジスタからなるｐＭ
   ＯＳトランスミッションゲートと、 前記ｐＭＯＳトランスミッションゲートから出力される
   相補データを保持するクロスカップルされた第５、第６
   のインバータからなるスレーブ記憶回路とを備えている
   ことを特徴とするフリップフロップ回路。