JPS6298912A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特にＴＴＬレベルの信号を入力す
る０ＭＯ８構成の半導体装置に関する。

〔従来の技術〕

このような分野における従来の半導体装置の入力回路お
よび出力回路を第１０図に示す。通常の半導体装置は複
数の入力回路および出力回路を有しているが、ここでは
説明のため入力回路および出力回路をひとつだけ示しで
ある。

出力回路１０は、出力端子１１と内部信号線１６間に設
りられ、内部信号線１６に接続されたクロックドインバ
ータ１５と、このクロックドインバータ１５に接続され
たインバータ１３と、このインバータ１３に逆向きに接
続されたクロックドインバータ１４と、出力端子１１に
接続された出力バッファとしてのインバータ１２とで構
成されいる。

入力回路２０は入力端子２１と内部信号Ｐｉ１２６間に
設けられ、直列接続された複数段のインバータ２２，２
３．２４．２５で構成される。初段のインバータ２２の
ｐチャネルトランジスタＱ、２２とｎチＸ・ネルトラン
ジスタＱ。２２のディメンションを定めることにより入
力レベルの設定がおこなねれる。ＴＴＬレベルの信号を
入力する場合には、ｍ　理”　Ｏ”　（７）　Ｔｆｉ　
圧（７）　上限１ｉ１１１　Ｖ　１１　ヲ０　、８　Ｖ
　、論理″゛１″の電圧の下限値１□を２．ＯＶとなる
ように入力レベルを定めればよい。すなわちインバータ
２２のしきい値ｖＴＩＩＣをＶＩＬとＶｌＨの中間伯で
ある１、４■に定めるようにしている。

一方、電源ｖ８８に接続されたｖ８８電源ライン２およ
び電源ＶＤＤに接続されたＶ、。電源ライン３は、出力
回路１０、入力回路２０の他すべての回路に共通に設け
られている。したがって入力信号ＩＮの電圧がｖｌｌ（
。である１、４ｖより低ければ、インバータ２２は入力
信号ＩＮが論理“０″であると検知して電源■８３の電
位を出力し、１．４■を超えれば入力信号ＩＮが論理Ｉ
Ｉ　Ｉ　１１であると検知して電ｍｖ、ｏの電位を出力
する。

次に第１１図のタイムチャートを用いて動作を説明する
。システムの基本クロックＣＬＫからラッチクロックφ
が生成されている。出力回路１０はこのラッチクロック
φに同期して動作する。すなわち、ラッチクロックφが
Ｏレベルであると、クロックドインバータ１５は非動作
状態、クロックドインバータ１４は動作状態となり、イ
ンバータ１３とクロックドインバータ１４によりラッチ
された信号がインバータ１２を介して出力端子１１より
出力信号ＯＵＴとして出力される。第１１図では出力信
号０ｔＪＴはルベルとなっている。そして時刻ｔ。でラ
ッチクロックφがＯレベルからルベルに変化すると、ク
ロックドインバータ１／Ｉは非ＦＪＩ作状態、クロック
ドインバータ１５は動作状態に変化し、内部信号線１６
のデータ信号ＤＡＴＡが、インバータ１３．１２を介し
て出力端子１１から出力される。したがって出ツノ信号
ＯＵＴはルベルからＯレベルに変化する。

ラッチクロックφが再び０レベルになると、クロックド
インバータ１５は非動作状態、クロックドインバータ１
４は動作状態となり、インバータ１３とクロックドイン
バータ１４により信号ＡのＯレベルがラッチされ、デー
タ信号ＤＡＴＡが変化しても出力端子１１からは０レベ
ルが出力される。

一方入力回路２０のインバーｔ）２２は入力端子２１へ
の入力信号ＩＮの電位に応じたレベルの信号を内部信号
線２６に出力する。

〔発明が解決しようとする問題点〕

しかしながらかかる従来の半導体装置では、動作状態に
応じてＶ　電源ライン２および■。０電源Ｓ ライン３の電位が変動すると、インバータ２２のしきい
値Ｖ日１゜も変？ｈするため、入力信号の論理レベルが
誤って内部信号Ｉ！１１２６に伝送されるという問題が
あった。

第１２図に電位Ｖ８８が変動した場合の他の電位■Ｔｌ
ＩＣ１Ｖ、■　の変化を示す。横軸に電位Ｉｔ　　　　
　ＩＨ Ｖｓｓの電位を示す。直線１１．Ｌ２，１３．Ｌ４゜Ｌ
５は、それぞれ、電位Ｖ３８が変化した場合の、ｖ　　
、ｖ　　、ｖ　　　、ｖ　　、ｖ　　の変化を示寸。

ＳＳ　　　　　ＩＬ　　　　ＴＨＣＩＨＤＯしきい値Ｖ
工１゜は直ＦＡ１３に示ザように電位ＶＳＳの変化に応
じて変化するが、論理Ｏの上限値■Ｉｔ、論理１の下限
値ＶＩｏは規定値であるので直線Ｌ２゜Ｌ４に示づよう
に電位Ｖ８８が変化しても変化しない。したがって電位
Ｖ８８の変化が０．ＯＶ以上だと、しきい値■ＴＩＣの
方が論理１の下限値■■□より高くなる。このため論理
１である２、ＯＶの信号が入力してもしきい値Ｖ　ＴＨ
Ｃより低いため論理Ｏとされてしまう。

第１０図の回路で時刻ｔ０において出力信号ＯＵＴがル
ベルからＯレベルに変化すると、出力バッフ？としての
インバータ１２のｎチャネルトランジスタＱ。１２が導
通する。すると出力端子１１には負荷１が接続されてい
るため、出力端子１１からｎチャネルトランジスタＱ。

１２を通してＶ８８電源ライン２に瞬間的に大電流が流
れ込む。

このため■８８電源ライン２は自己の抵抗のため電圧降
下が起き、■８８電源ライン２のレベルが第１１図に示
すように上がってしまう。したがってインバータ１２の
しきい値ＶＴＩＩＣのレベルも第１２図に示すうよに上
がり、インバータ１２の出力信号Ｂが第１１図に示すよ
うに一時的にルベルとなり、このパルス状変動が内部信
号線２６に出力され、内部回路の誤動作の原因となると
いう問題があった。

本発明は従来技術が有する上記問題点を解決するためな
されたもので、電源ラインの電位が変動しても内部回路
が誤動作することのない半導体装置を提供することを目
的とする。

〔問題点を解決するための手段〕

本発明は上記問題点を解決するために、制御信号の論理
レベルの変化に同期して信号を出力端子から出力する出
力回路と、入力端子からの信号を入力する入力回路を備
えた半導体装置において、制御信号の論理レベルの変化
時にパルスを発生するパルス発生回路を備え、前記入力
回路は、パルス発生回路から発生したパルスにより入力
端子からの信号の入力を一時的に遮断する遮断回路を有
するように構成したものである。

（作　用） 本発明によれば以上のように半導体装置を構成したので
、パルス発生回路は電源ラインの電圧変化が起きそうな
タイミングでパルスを発生し、入力回路の遮断回路はこ
のパルスにより入力端子からの信号の入力を遮断する。

これにより入力回路の誤動作を起こしやすいときには、
信号入力を遮断し、誤動作した信号が内部信号線を伝送
しないようにすることができる。

〔実施例〕 第１図に本発明の第１の実施例による半導体装置を示す
。本実施例の半導体装置は複数の入力端子、出力端子を
有し、入力回路および出力回路もそれに応じて設けられ
ているが、説明のため第１図には入力端子、出力端子、
入力回路、出力回路をひとつずつ示しである。

出力回路１０は、出力端子１１と内部信号線１６の間に
設けられる。内部信号線１６にはラッチクロックφで制
御されるクロックドインバータ１５が接続され、このク
ロックドインバータ１５にはインバータ１３が接続され
、インバータ１３と並列にかつ逆向きにラッチクロック
φで制御されるクロックドインバータ１４が接続され、
インバータ１３には出力バッファとしてのインバータ１
２が接続されている。インバータ１２は出力端子１１に
接続されている。インバータ１２は直列接続されたｐチ
ャネルトランジスタＱ　ｐ１２およびｎチャネルトラン
ジスタＱ。１２で構成され、インーバータ１３もインバ
ータ１２と同様に直列接続されたｎチャネルトランジス
タおよびｎチャネルトランジスタ（図示せず）により構
成される。クロックドインバータ１４．１５はインバー
タ１２゜１３と同様のｎチャネルトランジスタおよびｎ
チャネルトランジスタに加えて、ラッチクロックφ。

φをゲート入力とする制御用のｎチャネルトランジスタ
およびｎチ１７ネルトランジスタを有している。

入力回路２０は入力端子２１と内部信号線２６間に設け
られ、入力端子２１には、ｐチャネルトランジスタＱ、
２２およびｎチャネルトランジスタロｎ２２で構成され
たインバータ２２が接続される。

インバータ２２にはクロックφＡで制御されるクロック
ドインバータ２７が接続される。クロックドインバータ
２７には、インバータ２４が接続され、このインバータ
２４には並列にかつ逆向きにクロックφＡで制御される
クロックドインバータ２８が接続される。インバータ２
４には直列にインバータ２５が接続され、インバータ２
５は内部信号線２６に接続されている。

クロックφＡ、φＡを生成するためにパルス発生回路３
０が設けられている。クロックφＡは出力回路１０のラ
ッチクロックφの立上り時に発生するパルスである。パ
ルス発生回路３０の入力端にはラッチクロックφが入力
する。この入力端には遅延回路３１およびインバータ３
２が直列接続されている。インバータ３２はナントゲー
ト３３の一方の入力端に接続され、ナントゲート３２の
他方の入力端は遅延回路３０の入力端に接続されている
。ナントゲート３３にはインバータ３４が接続されてい
る。インバータ３４にはインバータ３５．３６が直列接
続され、インバータ３６からはクロックφＡが出力され
、インバータ３５がらは反転したクロックφＡが出力さ
れる。

次に第２図のタイムチャートを用いて動作を説明する。

システムの基本り０ツクＣＬＫからラッチクロックφが
生成されている。出力回路１０はこのラッチクロックφ
に同期して動作する。すなわち、ラッチクロックφがＯ
レベルであると、クロックドインバータ１５は非動作状
態、クロックドインバータ１４は動作状態となり、イン
バータ１３とクロックドインバータ１４によりラッチさ
れた信号がインバータ１２を介して出力端子１１より出
力信号０ｔＪＴとして出力される。第１１図では出力信
号ＯＵＴはルベルとなっている。そして時刻１０でラッ
チクロックφが０レベルからルベルに変化すると、クロ
ックドインバータ１４は非動作状態、クロックドインバ
ータ１５は動作状態に変化し、内部信号線１６のデータ
信号ＤＡＴＡが、インバータ１３．１２を介して出力端
子１１から出力される。したがって出力信号ＯＵＴはル
ベルからＯレベルに変化する。ラッチクロックφが再び
Ｏレベルになると、クロックドインバータ１５は非動作
状態、クロックドインバータ１４は動作状態となり、イ
ンバータ１３とクロックドインバータ１４により信号Ａ
のＯレベルがラッチされ、データ信号ＤＡＴＡが変化し
ても出力端子１１からは０レベルが出力される。

パルス発生回路３０はラッチクロックφから、ラッチク
ロックφの立上りに同期したクロックφＡを出力する。

ラッチクロックφは遅延回路３１で一定期間遅延し、こ
の遅延したラッチクロックφはインバータ３２で反転さ
れ信号Ｃとなる。

ナントゲート３３はこの信号Ｃとラッチクロックφの論
理積をとり反転する。ナンドゲ−１−３３の出力信号を
インバータ３４で反転すると、クロックφＡが得られる
。クロックφＡは第２図に示すようにラッチクロックφ
の立上りに同期して立上り、遅延回路３１の遅延時間分
だけルベルとなるパルスである。

入力回路２０は、このパルス発生回路３ｏがらのクロッ
クφＡに同期して動作する。すなわち、クロックφＡが
Ｏレベルだとクロックドインバータ２７は動作状態、ク
ロックドインバータ２８は非動作状態となり、入力端子
２１に入力した信号ＩＮがインバータ２２．２７，２４
．２５を介してそのまま内部信号線２６に伝送される。

クロックφＡがルベルになると、クロックドインバータ
２７が非動作状態、クロックドインバータ２８が動作状
態になる。するとクロックドインバータ２７によりイン
バータ２２の出力端とインバータ２４の入力端が遮断さ
れる。同時にインバータ２４とクロックドインバータ２
８によりクロックφＡがＯレベルのときの信号がラッチ
され、このラッチされた信号がインバータ２５を介して
内部信号線２６に出力される。クロックφＡが再びＯレ
ベルになるとクロックドインバータ２７が０１作状態、
クロックドインバータ２８が非動作状態となり入力信号
ＩＮがそのまま内部信号線２６に出力される。

本実施例によれば、クロックψＡがルベルの間は入力回
路２０が現在の入力信号ＩＮを遮断し、直前の信号をラ
ッチして出力するようにしているため、インバータ２２
が誤動作しても、その誤動作による信号が内部信号線２
６に伝送することがない。ずなわら、時刻１０にＪ３い
てラツチクロツりφの立上りに同期して出力信号ＯＵＴ
がルベルからＯレベルに変化すると、インバータ１２の
ｎチャネルトランジスタＱ。１２が導通し、負荷１から
出力端子１、ｎチャネルトランジスタＱｎ１２を介して
Ｖ　、３１ｆ源ライン２に大電流が一時的に流れ、ＶＳ
Ｓ電源ライン２のレベルが第２図に示すように一時的に
上昇する。するとインバータ２２の出力信号Ｂも第２図
に示すように一時的に誤動作してルベルとなるが、この
ときにはクロックφＡにより制御されるクロックドイン
バータ２７によりインバータ２２とインバータ２４は遮
断されているので、この誤動作によるひげ状パルスが内
部信号線２６に出力されることはない。

上記実施例では、ラッチクロックφの立上りに同期して
クロックφＡを発生するようにしたが、図示しない他の
入力回路によっても別のタイミングで同様に電源ライン
２．３のレベルが変動する可能性がある場合には、パル
ス発生回路３０に基本クロックＣＬＫを入力する。する
と第３図に示すように基本クロックＣＬＫの立上りに同
期してクロックφＡが発生し、他の出力回路の動作によ
る電源ライン２，３のレベル変動による誤動作を内部回
路に伝達しないようにすることができる。

本発明の第２の実施例による半導体装置を第４図に示す
。本実施例ではインバータ２４およびり、ロックドイン
バータ２８からなるラッチ回路を省略している点に特徴
がある。すなわち、クロックφＡで制御されるクロック
ドインバータ２７がインバータ２５に直結している。？
ｔｉ源ライン２．３のレベル変動の期間が短く、クロッ
クφＡのパルス幅が十分短い場合にはラッチ回路を設け
なくとも、インバータ２５の入力端に寄生する浮遊容量
によりクロックドインバータ２７の遮断時にも遮断前の
信号がそのまま出力されるからである。いわばこの浮遊
容量が実質的にラッチ回路の役割を果すことになる。

本実施例によればより簡単な回路構成により誤動作によ
る信号の入力を阻止できる。

なお、本実施例の場合にもラッチクロックφのかわりに
基本クロックＣＬＫをパルス発生回路３０に入力し、基
本クロックＣＬＫに同期してパルスφＡを発生するよう
にしてもよい。

第５図に本発明の第３の実施例による半導体装置を丞ず
。本実施例は入力端子２１に接続されるインバータをク
ロックドインバータ２９にして、第２の実施例における
クロックドインバータ２７を省略したものである。クロ
ックドインバータ２９は、先の実施例によるｐチャネル
トランジスタＱ　　およびｎチャネルｉ〜ランジスタＱ
ｎ２２に加え、クロックφＡをゲート入力とするｐチャ
ネル１−ランジスタＱ、２９およびクロックφＡをゲー
ト入力とするｎチャネルトランジスタＱ。２．を電源ラ
ンイ２．３との間に設けたものである。このように入力
端子２１に直結された１段目のインバータをクロックド
インバータにすることにより、クロックφの立上り時に
は入力端子２１とインバータ２５とを遮断し、信号の入
力を阻止する。

本実施例によればさらに簡単な回路構成により誤動作に
よる信号の入力を阻止することができる。

なお、本実施例の場合にも出力回路のラッチクロックφ
のかわりに基本クロックＣＬＫをパルス発生回路３０に
入力してもよい。

本発明の第４の実施例による半導体装６を第６図に示す
。本実施例のパルス発生回路３０はラッチクロックφの
立上りではなくて立下りに同期してクロックφＡを発生
するように構成されている。

ラッチクロックφは遅延回路３１で遅延され、遅延され
たラッチクロックφはインバータ３２で反転され信号Ｃ
となる。ノアゲート３７はこの信号Ｃとラッチクロック
φとの論理和をとり反転すると、クロックφＡが得られ
る。クロックφＡは第７図に示づようにラッチクロック
φの立下りに同期して立上り、遅延回路３１の遅延時間
分だけルベルとなる。

本実施例によれば、ラッチクロックφの立下り時に電源
ライン２．３の電位レベルが変動しても、誤動作をおこ
すことがない。

上記実施例では、ラッチクロックφの立下りに同期して
クロックφＡを発生するようにしたが、図示しない他の
入力回路によっても別のタイミングで同様に電源ライン
２．３のレベルが変動する可能性がある場合には、パル
ス発生回路３０に基本クロックＣＬＫを入力する。する
と第８図に示すように基本タロツクＣＬＫの立下りに同
期してクロックφＡが発生し、他の回路の動作による電
源ライン２，３のレベル変動による誤動作を内部回路に
伝達しないようにすることができる。

上述の第１ないし第４の実施例における遅延回路３１の
具体的回路構成を第９図（ａ）、（ｂ）、（Ｃ）に示す
。第９図（ａ）の回路は４つのインバータ３１１，３１
２，３１３．３１４を直列接続したものである。各イン
バータによる信号遅延の４倍の遅延時間が得られる。第
９図（ｂ）の回路は抵抗３１４とコンデンサ３１５によ
り遅延回路３１を構成したものである。抵抗３１４とコ
ンデンサ３１５の時定数に基づく遅延が得られる。

第９図（Ｃ）の回路は２つのインバータ３１６゜３１７
を直列接続したものである。これらインバータ３１６．
３１７はＷ／Ｌ比を小さくすることにより、通常のイン
バータより遅延時間を長くし少ない素子数で長い遅延時
間を得ることができる。

本発明は上記実施例に限定されず種々の変形が可能であ
る。例えば、基本クロックまたはラッチクロックの立上
りでも立下りでも電源ラインの電位レベルの変動がある
場合には、第１図、第４図、第５図に示すパルス発生回
路と第６図に示すパルス発生回路とを設けるようにする
。

Ｃ発明の効果〕 以上の通り本発明によれば半導体装置の電源ラインの電
位が変動しても内部回路に誤動作が発生することを防止
することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体装置の回路
図、第２図は同半導体装置の動作を示すタイムチャート
、第３図は同半導体装置の変形例の動作を示すタイムチ
ャート、第４図は本発明の第２の実施例による半導体装
置の回路図、第５図は本発明の第３の実流例による半導
体装置の回路図、第６図は本発明の第４の実施例による
半導体装置の回路図、第７図は同半導体装置の動作を示
すタイムチャート、第８図は同半導体装置の変形例の動
作を示すタイムチャート、第９図（ａ）、（ｂ）、（Ｃ
）は遅延回路の具体例を示す回路図、第１０図は従来の
半導体装置の回路図、第１１図、第１２図は同半導体装
置の動作を説明するための図である。 １・・・負荷、２・・・ＶＳＳ電源ライン、３・・・■
ｏｏ電源ライン、１０・・・出力回路、１１・・・出力
端子、１２゜１３・・・インバータ、１４．１５・・・
クロックドインバータ、１６・・・内部信号線、２０・
・・入力回路、２１・・・入力端子、２２，２３，２４
．２５・・・インバータ、２６・・・内部信号線、２７
．２８・・・クロックドインバータ、３０・・・パルス
発生回路、３１・・・遅延回路、３２．３４．３５．３
６・・・インバータ、３３・・・ナントゲート、３７・
・・ノアゲート。 出願人代理人　　佐　　藤　　−雄 ＬＫ 第７　図　　中Ａ 口 Ｃ’Ｊ 鍜

Claims (1)

1. 【特許請求の範囲】 １、制御信号の論理レベルの変化に同期して信号を出力
   端子から出力する出力回路と、 前記・制御信号の論理レベルの変化時にパルスを発生す
   るパルス発生回路と、 このパルス発生回路から発生したパルスにより入力端子
   からの信号の入力を一時的に遮断する遮断回路を有し、
   前記入力端子から信号を入力する入力回路と を備えたことを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の装置において、前記入
   力回路は、前記遮断回路による信号入力遮断時に、入力
   信号をラッチして内部信号線に出力するラッチ回路を有
   することを特徴とする半導体装置。 ３、特許請求の範囲第１項または第２項記載の装置にお
   いて、前記パルス発生回路は、前記制御信号を遅延する
   遅延手段と、前記制御信号およびこの遅延手段により遅
   延された制御信号とに基づいて前記パルスを発生するパ
   ルス発生手段とを有することを特徴とする半導体装置。 ４、特許請求の範囲第１項乃至第３項のいずれかに記載
   の装置において、前記遮断回路は前記パルスにより制御
   されるクロックドインバータであることを特徴とする半
   導体装置。 ５、特許請求の範囲第１項乃至第４項のいずれかに記載
   の装置において、前記ラッチ回路は、インバータと、入
   力端および出力端がこのインバータの出力端および入力
   端にそれぞれ接続され前記パルスにより制御されるクロ
   ックドインバータとを有することを特徴とする半導体装
   置。