JPH08321183A - 半導体記憶装置のデータ入力回路 - Google Patents

Abstract

(57)【要約】 【目的】 データ線に与えるパルス化処理後の書込みパ
ルスデータの相前後するパルスを明確に切り分ける。 【構成】 書込み制御信号（回路１の出力）がイネーブ
ルになった場合と、書込み制御信号のイネーブル状態に
おいて書込みデータＤＩＮが変化した場合に、書込みデ
ータの論理レベルに応じて、一対のデータ線に与える第
１及び第２のいずれか一方の書込みパルスデータに書込
みパルスを生じさせる半導体記憶装置のデータ入力回路
に関する。書込み制御信号及び書込みデータに基いて、
中間的な書込みパルスデータを形成する書込みパルス発
生手段（１〜７）と、この中間的な書込みパルスデータ
と入力された書込みデータとの論理演算を行なって、一
対のデータ線に与える最終的な第１及び第２の書込みパ
ルスデータを形成するデータ再入力手段１０、１１とを
設けている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は書込み機能を有する半導
体記憶装置のデータ入力回路に関する。

【０００２】

【従来の技術】従来、半導体記憶装置として、書込みデ
ータを内部で、メモリセルに書込み駆動できる最小時間
に近いパルス幅を有するパルスに変換し、実質的な書込
み時間を短縮して、書込み時の消費電力を削減するもの
が既に提案されている。

【０００３】図２は、このような書込みデータのパルス
化機能を有する従来の半導体記憶装置におけるデータ入
力回路を示すものである。なお、表記上の問題から、図
面で「上バー」を付して示している符号を、この明細書
においては、「上バー」を付す代りに、その符号の末尾
に「／」を付与して示している。

【０００４】図２において、アクティブロウのチップセ
レクト信号ＣＳ／及びアクティブロウのライトイネーブ
ル信号ＷＥ／は、２入力ノアゲート１に入力され、この
ノアゲート１からは、これらチップセレクト信号ＣＳ／
及びライトイネーブル信号ＷＥ／が共に“Ｌ”（有意）
のときに書込みを指示する“Ｈ”が出力され、２個の２
入力アンドゲート２及び３のそれぞれ一方の入力端子に
与えられる。アンドゲート２の他方の入力端子には入力
データＤＩＮが反転して入力され、アンドゲート３の他
方の入力端子には入力データＤＩＮがそのまま入力され
る。かくして、書込み時には、アンドゲート２からは入
力データＤＩＮの反転論理レベルが出力され、アンドゲ
ート３からは入力データＤＩＮの論理レベルそのままの
論理レベルが出力される。

【０００５】アンドゲート２からの信号は、２入力ナン
ドゲート６の一方の入力端子にそのまま入力されると共
に、パルス幅を規定する遅延回路４を介して所定時間だ
け遅延された後反転されてナンドゲート６の他方の入力
端子に与えられる。かくして、ナンドゲート６からは、
チップセレクト信号ＣＳ／及びライトイネーブル信号Ｗ
Ｅ／が共に“Ｌ”に変化した時点で入力データＤＩＮが
“Ｌ”をとっていた場合、及び、チップセレクト信号Ｃ
Ｓ／及びライトイネーブル信号ＷＥ／が共に“Ｌ”（有
意）になっている最中において入力データＤＩＮが
“Ｈ”から“Ｌ”に変化した場合に、“Ｌ”を所定時間
（パルス幅）だけとる一方のデータ線に与える第１の書
込みパルスデータＷＤが出力される。

【０００６】従って、遅延回路４及びナンドゲート６で
なる部分は、見方を変えると、検出信号の有意レベルが
“Ｌ”に設定されている立下りエッジの検出構成がなし
ている。

【０００７】遅延回路５及びナンドゲート７によって、
上述と同様にして、アンドゲート３からの信号もパルス
化され、ナンドゲート７からは、チップセレクト信号Ｃ
Ｓ／及びライトイネーブル信号ＷＥ／が共に“Ｌ”に変
化した時点で入力データＤＩＮが“Ｈ”をとっていた場
合、及び、チップセレクト信号ＣＳ／及びライトイネー
ブル信号ＷＥ／が共に“Ｌ”になっている最中において
入力データＤＩＮが“Ｌ”から“Ｈ”に変化した場合
に、“Ｌ”を所定時間（パルス幅）だけとる他方のデー
タ線に与える第２の書込みパルスデータＷＤ／が出力さ
れる。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、書込み期間中に入力データ
の論理レベルが変化した場合に、パルス化構成の各部回
路のゲート数の違い等によるタイミングずれや第１及び
第２の書込みパルスデータＷＤ及びＷＤ／を伝送する一
対のデータ線の配線負荷等によって、これらデータ線上
でのパルスデータのずれ、なまり、重なりが生じて、メ
モリセルにデータを正確に書き込めない恐れを有するも
のであった。特に、高速動作する半導体記憶装置であれ
ば、書込みパルスデータのパルス幅をより狭くしている
ので、第１及び第２の書込みパルスデータＷＤ及びＷＤ
／のずれ、なまり、重なりによる悪影響を受け易い。

【０００９】図３は、かかる課題の説明用タイミングチ
ャートである。例えば、チップイネーブルＣＳ／が
“Ｌ”の状態でライトイネーブル信号ＷＥ／が“Ｌ”に
変化してノアゲート１の出力信号が図３（Ａ）に示すよ
うに書込みを指示するように変化した時点において、入
力データＤＩＮが“Ｈ”であったとすると、メモリセル
に“Ｈ”を書き込むようにさせるべく、図３（Ｃ）に示
す第２の書込みパルスデータＷＤ／だけにパルスが生じ
る。ライトイネーブル信号ＷＥ／が“Ｌ”に変化した時
点からさほど時間（Ｔ１とする）が経過していない時点
において、入力データＤＩＮが“Ｈ”から“Ｌ”に変化
すると、メモリセルに“Ｌ”を書き込むようにさせるべ
く、図３（Ｄ）に示す第１の書込みパルスデータＷＤだ
けにパルスが生じる。

【００１０】この場合において、時間Ｔ１が短いと、上
述した要因によって、メモリセルに“Ｈ”を書き込むよ
うにさせる第２の書込みパルスデータＷＤ／におけるパ
ルスと、メモリセルに“Ｌ”を書き込むようにさせる第
１の書込みパルスデータＷＤにおけるパルスとの期間が
重複し、共に“Ｌ”をとる期間Ｔ２が生じる。そのた
め、最初に“Ｈ”を書込みための一対の書込みパルスデ
ータＷＤ及びＷＤ／の論理組み合わせ“Ｈ”及び“Ｌ”
の期間も短くなり、次に“Ｌ”を書込みための一対の書
込みパルスデータＷＤ及びＷＤ／の論理組み合わせ
“Ｌ”及び“Ｈ”の期間も短くなり、メモリセルにデー
タが正確に書込みことができない。

【００１１】特に、このような場合には後側の“Ｌ”を
書込むことを意図しており、後側の“Ｌ”をメモリセル
に書込むことができない課題は大きな問題である。

【００１２】実際上、半導体記憶装置を利用する装置
（ＣＰＵ等）としては種々のものがあり、書込みデータ
ＤＩＮを変化させた後に、ライトイネーブル信号ＷＥ／
を有意にするものもあれば、ライトイネーブル信号ＷＥ
／を有意に変化させた後に、書込みデータＤＩＮを変化
させるものもあり、図３を用いて説明した課題は、当該
半導体記憶装置が後者の利用装置に接続された場合に生
じ易い。

【００１３】なお、書込み期間中に入力データの論理レ
ベルの変化が数回生じた場合にも、同様な課題が生じ
る。

【００１４】また、第１及び第２の書込みパルスデータ
ＷＤ及びＷＤ／のパルス幅が不十分な場合やなまりがあ
る場合には、読出しを許容する状態へのデータ線やビッ
ト線に対するリセットも明確ではなくなり、この点で
も、当該記憶装置の動作を不安定にする。

【００１５】従って、１回の書込み期間中において、書
込みデータが途中で１回以上変化した場合であっても、
最終的なデータを正しくメモリセルに書き込むことがで
きて、読出し可能状態へも安定して移行できる半導体記
憶装置のデータ入力回路が求められている。

【００１６】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、書込み制御信号がイネーブルに
なった場合と、書込み制御信号のイネーブル状態におい
て書込みデータが変化した場合とに、書込みデータの論
理レベルに応じて、一対のデータ線にそれぞれ与える第
１及び第２の書込みパルスデータの一方に書込みパルス
を生じさせる半導体記憶装置のデータ入力回路におい
て、以下の各手段を設けた。

【００１７】すなわち、書込み制御信号及び書込みデー
タに基いて、中間的な書込みパルスデータを形成する書
込みパルス発生手段と、この中間的な書込みパルスデー
タと入力された書込みデータとの論理演算を行なって、
データ線に与える最終的な第１及び第２の書込みパルス
データを形成するデータ再入力手段とを設けた。

【００１８】

【作用】本発明においては、書込みパルス発生手段が、
書込み制御信号及び書込みデータに基いて、形成した中
間的な書込みパルスデータをそのまま出力するのではな
く、データ再入力手段によって、この中間的な書込みパ
ルスデータと入力された書込みデータとの論理演算を行
なって、一対のデータ線にそれぞれ与える最終的な第１
及び第２の書込みパルスデータを形成する。

【００１９】これにより、書込み制御信号がイネーブル
になった時点からさほど時間が経過していない書込み制
御信号のイネーブル状態において、書込みデータが変化
したとしても、さらにその後に書込みデータが変化した
としても、最終的な第１及び第２の書込みパルスデータ
として、相前後するパルスが切り分けられている、しか
も良好なパルス形状を有するものが得られるようにな
り、メモリセルへの書込みが正確に実行される。

【００２０】

【実施例】

（Ａ）第１実施例 以下、本発明による半導体記憶装置のデータ入力回路の
第１実施例を図面を参照しながら詳述する。ここで、図
１がこの第１実施例の構成を示すものであり、上述した
図２との同一、対応部分には、同一符号を付して示して
いる。

【００２１】図１において、この第１実施例の半導体記
憶装置のデータ入力回路は、図２に示した従来回路の構
成に加えて、パルス化された一対の書込みパルスデータ
ＷＤ及びＷＤ／をそれぞれ整形する２入力オアゲート１
０及び１１を備えている。これらパルス整形部を構成す
るオアゲート１０及び１１は、できるだけメモリセルに
近い位置に設けられていることが好ましい。なお、図１
において、抵抗記号で表している書込みパルスデータＷ
Ｄ、ＷＤ／及び入力データＤＩＮの伝送系に設けられた
要素１２〜１４は、パルス形状に悪影響を与える配線負
荷（抵抗成分や容量成分でなる）等を表している。

【００２２】オアゲート１０の一方の入力端子には、ナ
ンドゲート６から出力された第１の書込みパルスデータ
ＷＤが配線パターンを引き回されてそのまま入力され、
他方の入力端子には入力データＤＩＮが配線パターンを
引き回されてそのまま入力される。従って、オアゲート
１０からは、パルス化された第１の書込みパルスデータ
ＷＤ及び入力データＤＩＮのオア出力が得られ、これが
最終的な第１の書込みパルスデータＷＤＡＴＡとして出
力される。

【００２３】他方のオアゲート１１の一方の入力端子に
は、ナンドゲート７から出力された第２の書込みパルス
データＷＤ／が配線パターンを引き回されてそのまま入
力され、他方の入力端子には入力データＤＩＮが配線パ
ターンを引き回された後、反転されて入力される。従っ
て、オアゲート１１からは、パルス化された第２の書込
みパルスデータＷＤ／及び入力データＤＩＮの反転信号
ＤＩＮ／のオア出力が得られ、これが最終的な第２の書
込みパルスデータＷＤＡＴＡ／として出力される。

【００２４】これらオアゲート１０及び１１はそれぞ
れ、対応する書込みパルスデータＷＤ及びＷＤ／と、入
力データＤＩＮとの論理レベルを組み合わせることによ
り、上述したように対応する書込みパルスデータＷＤ及
びＷＤ／のパルス整形機能を担うものであるが、このパ
ルス整形機能は、１回の書込み期間の途中に入力データ
ＤＩＮの論理レベルが変化した場合に、特に有効性を発
揮する。

【００２５】以下、このことを、従来の課題の説明で用
いた図３に示す入力状況と同様な入力状況の場合を例に
とって、図４を参照しながら説明する。

【００２６】チップイネーブルＣＳ／が“Ｌ”の状態で
ライトイネーブル信号ＷＥ／が“Ｌ”に変化してノアゲ
ート１の出力信号が図４（Ａ）に示すように書込みを指
示するように変化した時点において、入力データＤＩＮ
が“Ｈ”であったとすると、メモリセルに“Ｈ”を書き
込むようにさせるべく、図４（Ｃ）に示す第２の書込み
パルスデータＷＤ／だけにパルスが生じ、ライトイネー
ブル信号ＷＥ／が“Ｌ”に変化した時点からさほど時間
（Ｔ１）が経過していない時点において、入力データＤ
ＩＮが“Ｈ”から“Ｌ”に変化すると、メモリセルに
“Ｌ”を書き込むようにさせるべく、図４（Ｄ）に示す
第１の書込みパルスデータＷＤだけにパルスが生じる。
各書込みパルスデータＷＤ、ＷＤ／におけるこれらパル
スは、パルス化構成の各部回路のゲート数の違い等によ
るタイミングずれや、第１及び第２の書込みパルスデー
タＷＤ及びＷＤ／を伝送する配線パターンの負荷等によ
って、なまりや重なりが生じてしまう。

【００２７】なお、サイクルタイムが２０ｎｓ、２５ｎ
ｓといった高速な半導体記憶装置では書込み時間及び書
込み直後の読出し動作保証（ライトリカバリーマージン
確保）のため、パルス幅は５ｎｓ程度にかなり短く設定
されており、そのため、配線負荷等による遅延に基く重
なり時間は相対的に大きくなり易い。

【００２８】しかし、第２の書込みパルスデータＷＤ／
にパルスが生じさせる場合の入力データＤＩＮの論理レ
ベルは常に“Ｈ”であるので、この第１実施例のよう
に、第２の書込みパルスデータＷＤ／と入力データＤＩ
Ｎの反転信号とのオア出力を得ると、そのオア出力信号
である最終的な第２の書込みパルスデータＷＤＡＴＡ／
は、図４（Ｅ）に示すように、入力データＤＩＮが
“Ｈ”期間において“Ｌ”をとるパルスに整形される。
一方、第１の書込みパルスデータＷＤにパルスが生じさ
せる場合の入力データＤＩＮの論理レベルは常に“Ｌ”
であるので、第１の書込みパルスデータＷＤと入力デー
タＤＩＮとのオア出力を得ると、そのオア出力信号であ
る最終的な第１の書込みパルスデータＷＤＡＴＡは、図
４（Ｆ）に示すように、入力データＤＩＮが“Ｌ”期間
において“Ｌ”をとるパルスに整形される。

【００２９】かくして、第２の書込みパルスデータＷＤ
／のパルスと、第１の書込みパルスデータＷＤのパルス
とが重なっていても、最終的な第２の書込みパルスデー
タＷＤＡＴＡ／のパルスと、最終的な第１の書込みパル
スデータＷＤＡＴＡのパルスとは切り分けられ、また、
ゲート数等の影響を受けない入力データＤＩＮを用い
て、しかも配線パターンを介した後に論理処理している
のでその波形形状も明確になる。

【００３０】上記の場合とは逆に、チップイネーブルＣ
Ｓ／が“Ｌ”の状態でライトイネーブル信号ＷＥ／が
“Ｌ”に変化した時点において、入力データＤＩＮが
“Ｌ”であり、この時点からさほど時間が経過していな
い時点において、入力データＤＩＮが“Ｌ”から“Ｈ”
に変化した場合であっても、上記と同様な動作により、
最終的な第１及び第２の書込みパルスデータＷＤＡＴＡ
及びＷＤＡＴＡ／のパルスは切り分けられ、その波形形
状も明確になる。

【００３１】チップイネーブルＣＳ／及びライトイネー
ブル信号ＷＥ／が“Ｌ”の状況で、入力データＤＩＮが
複数回論理レベルを変化させても、論理レベルの変化毎
に、同様に作用する。

【００３２】この第１実施例においては、１回の書込み
動作期間の途中において入力データＤＩＮの論理レベル
が雑音等によって短期間だけ変化した場合にも、良好な
書込みパルスデータＷＤＡＴＡ及びＷＤＡＴＡ／が得ら
れるように、遅延回路４及び５の構成を従来のものから
変化させている。

【００３３】一般的には、遅延回路４及び５として、イ
ンバータゲート、ナンドゲート、ノアゲート等の論理素
子を単に縦続接続した構成や、抵抗及び容量等でなる構
成が採用されている。前者の場合も単純な接続であり、
各論理素子の構成に注意を払ってはいない。

【００３４】この第１実施例においては、各遅延回路
４、５として、図５に示すように、ＰＭＯＳ及びＮＭＯ
Ｓの特性が異なる複数（図示のものは４個）のＣＭＯＳ
構成のインバータゲート２１〜２４を縦続接続して構成
している。

【００３５】ここで、第１段及び第３段のインバータゲ
ート２１及び２３としては、“Ｌ”から“Ｈ”への遷移
時間を規定するＰＭＯＳのゲート幅とゲート長の比ＷP
／ＬP が１０μｍ／２μｍであって、“Ｈ”から“Ｌ”
への遷移時間を規定するＮＭＯＳのゲート幅とゲート長
の比ＷN ／ＬN が５μｍ／０．５μｍのものを適用して
いる。また、第２段及び第４段のインバータゲート２２
及び２４としては、ＰＭＯＳのゲート幅とゲート長の比
ＷP ／ＬP が１０μｍ／０．５μｍであって、ＮＭＯＳ
のゲート幅とゲート長の比ＷN ／ＬN が５μｍ／２μｍ
のものを適用している。

【００３６】すなわち、第１段及び第３段のインバータ
ゲート２１及び２３として、“Ｌ”から“Ｈ”への遷移
が、“Ｈ”から“Ｌ”への遷移より長くかかるものを適
用しており、逆に、第２段及び第４段のインバータゲー
ト２２及び２４として、“Ｈ”から“Ｌ”への遷移が、
“Ｌ”から“Ｈ”への遷移より長くかかるものを適用し
ている。しかし、当該遅延回路４又は５の入力データか
ら見た場合、その反転データが入力される第２段及び第
４段のインバータゲート２２及び２４も、第１段及び第
３段のインバータゲート２１及び２３と同様なエッジ遷
移特性を有している。すなわち、入力データのエッジか
ら見ると、その立上りエッジの遷移時間を、立下りエッ
ジの遷移時間より長くするように機能している。

【００３７】従って、当該遅延回路４又は５への図６
（Ａ）に示すような広いパルス幅の入力データは、当該
遅延回路４又は５から出力される際には、図６（Ｂ）に
示すように、狭いパルス幅の出力データに変換される。
入力データのパルス幅が狭い場合には、出力データにお
いてパルスがなくなることも生じる。

【００３８】なお、第１段及び第３段のインバータゲー
ト２１及び２３の遷移特性と、第２段及び第４段のイン
バータゲート２２及び２４の遷移特性とが上述のように
対称的であるので、当該遅延回路４又は５からの出力デ
ータにおける立上りエッジと立下りエッジの遷移時間は
ほぼ等しいものとなっている。

【００３９】図７は、以上のような構成の遅延回路４及
び５を適用したことのメリットを説明するための遅延回
路４に係るタイムチャートの一例である。

【００４０】一般的な構成の遅延回路４を適用した場
合、図７（Ａ１）に示す短パルスを有するその入力デー
タは、所定時間だけ遅延されて図７（Ａ２）に示すよう
にそのまま出力データとなり、その結果、図７（Ａ３）
に示すように、ナンドゲート６からの第１の書込みパル
スデータＷＤにおいてメモリセルの動作を保証できない
短いパルス幅の有意パルスが生じることもある。

【００４１】これに対して、図５に示した構成の遅延回
路４を適用した場合には、図７（Ｂ１）に示す上記と同
様な入力データが入力されても、遅延回路４からの出力
データにおいては、図７（Ｂ２）に示すように、入力デ
ータにおける短パルスが除去され、その結果、図７（Ｂ
３）に示すように、ナンドゲート６からの第１の書込み
パルスデータＷＤにおいて、メモリセルの動作を保証し
得る十分なパルス幅の有意パルスが得られる。

【００４２】以上のように、上記第１実施例によれば、
一旦得られた第１及び第２の書込みパルスデータを、入
力データとの論理をとってパルス整形して、最終的な第
１及び第２の書込みパルスデータを得るようにしたの
で、書込み時の途中において入力データが変化したとし
ても、変化後のレベルに応じた十分なパルス幅のしかも
良好な形状の書込みパルスを得ることができ、メモリセ
ルに正確にデータを書き込むことができる。

【００４３】また、上記第１実施例によれば、遅延回路
として、ＰＭＯＳとＮＭＯＳとの遷移特性が非対称なＣ
ＭＯＳ構成のインバータゲートを縦続接続したものを適
用したので、雑音等の影響で遅延回路の入力データに短
パルスが生じていても、その影響を排除して、メモリセ
ルを正しく動作させることができる書込みパルスを得る
ことができる。

【００４４】このように書込みパルスデータのパルスが
他のパルスと明確に切り分けられ、しかも、パルス形状
も良好であるので、データ線及び又はビット線に対する
図示しないリセット回路によるリセットも、確実及び高
速に実行でき、次読出し動作が高速で実行できるように
なる。

【００４５】（Ｂ）第２実施例 次に、本発明による半導体記憶装置のデータ入力回路の
第２実施例を図面を参照しながら詳述する。ここで、図
８がこの第２実施例の構成を示すものであり、上述した
図１との同一、対応部分には、同一符号を付して示して
いる。

【００４６】この第２実施例は、図１及び図８の比較か
ら明らかなように、第１実施例におけるナンドゲート２
及び３の構成部分を変更したものである。ナンドゲート
２及び３は、チップセレクト信号ＣＳ／及びライトイネ
ーブル信号ＷＥ／が共に有意であることを開条件とし、
それぞれ入力データＤＩＮの反転信号及び入力データＤ
ＩＮを通過させるゲート手段（スイッチ）となっている
ので、トランスファゲートを利用した構成に置き換える
ことができ、このようにしたものが第２実施例となって
いる。

【００４７】ここで、２個のインバータゲート３０及び
３１と、トランスファゲート３２と、ＰＭＯＳ３４とが
ナンドゲート２に対応し、インバータゲート３１と、ト
ランスファゲート３３と、ＰＭＯＳ３５とがナンドゲー
ト３に対応している。ＰＭＯＳ３４及び３５は、プルア
ップ用のものである。

【００４８】チップセレクト信号ＣＳ／及びライトイネ
ーブル信号ＷＥ／が共に“Ｌ”（有意）であると、ナン
ドゲート１から“Ｈ”が出力され、このナンドゲート１
の出力信号及びそのインバータゲート３１を介した反転
信号が制御信号として与えられる両トランスファゲート
３２及び３３はオン動作し、両ＰＭＯＳ３４及び３５は
オフ動作する。この状態においては、入力データＤＩＮ
は、インバータゲート３０を介して反転された後、トラ
ンスファゲート３２を通過して遅延回路４及びナンドゲ
ート６に与えられ、また、入力データＤＩＮは、トラン
スファゲート３３を通過して遅延回路５及びナンドゲー
ト７に与えられる。

【００４９】一方、チップセレクト信号ＣＳ／及びライ
トイネーブル信号ＷＥ／の少なくとも一方が“Ｈ”であ
ると、ナンドゲート１から“Ｌ”が出力され、両トラン
スファゲート３２及び３３はオフ動作し、両ＰＭＯＳ３
４及び３５はオン動作する。この状態においては、入力
データＤＩＮのインバータゲート３０を介した反転信号
はトランスファゲート３２を通過できず、また、入力デ
ータＤＩＮはトランスファゲート３３を通過できず、遅
延回路４及びナンドゲート６には、プルアップ用のＰＭ
ＯＳ３４の機能によって“Ｈ”が入力され、遅延回路５
及びナンドゲート７には、プルアップ用のＰＭＯＳ３５
の機能によって“Ｈ”が入力される。

【００５０】このようにして第１実施例のナンドゲート
２及び３と同一の真理値表に従う論理レベルの変換が実
行される。

【００５１】従って、この第２実施例によっても、一旦
得られた第１及び第２の書込みパルスデータを、入力デ
ータとの論理をとってパルス整形して、最終的な第１及
び第２の書込みパルスデータを得るようにしたので、書
込みイネーブル状態中において入力データが変化したと
しても、変化後のレベルに応じた十分なパルス幅のしか
も良好な形状の書込みパルスを得ることができ、メモリ
セルに正確にデータを書き込むことができ、また、遅延
回路として、ＰＭＯＳとＮＭＯＳとの遷移特性が非対称
なＣＭＯＳ構成のインバータゲートを縦続接続したもの
を適用したので、雑音等の影響で遅延回路の入力データ
に短パルスが生じていても、その影響を排除して、メモ
リセルを正しく動作させ得る書込みパルスが得られる。

【００５２】これに加えて、第２実施例によれば、構成
（パターン面積）の一段の小形化を達成することが期待
できる。

【００５３】例えば、ＣＭＯＳで実現する場合におい
て、トランジスタレベルの素子数で第１及び第２実施例
を比較すると以下の通りである。第１実施例の場合、反
転取込み構成を有するナンドゲート２が８素子、ナンド
ゲート３が６素子の計１４素子で構成される。一方、第
２実施例の場合、２個のインバータゲート３０及び３１
がそれぞれ２素子、２個のトランスファゲート３２及び
３３がそれぞれ２素子、２個のプルアップ用ＰＭＯＳが
それぞれ１素子の計１０素子で構成され、第１実施例よ
り４素子少なく構成できて、その分パターン面積を押さ
えることが期待できる。

【００５４】（Ｃ）第３実施例 次に、本発明による半導体記憶装置のデータ入力回路の
第３実施例を図面を参照しながら詳述する。ここで、図
９がこの第３実施例の構成を示すブロック図である。

【００５５】この第３実施例は、ｎビットパラレル入力
の半導体記憶装置用のものである。なお、上記第１実施
例及び第２実施例も、当然に、ｎビットパラレル入力用
に拡張適用できるものである。この第３実施例の特徴
は、書込みパルスデータは全ての入力ビットデータに共
通に形成すること、その書込みパルスデータから各ビッ
トについての第１及び第２の書込みパルスデータの形成
と書込みパルスのパルス整形とを同一の論理素子によっ
て行なっている点にある。

【００５６】図９において、各入力ビットデータＤＩＮ
１、…、ＤＩＮｎはそれぞれ対応する２入力アンドゲー
ト４０−１、…、４０−ｎの一方の入力端子に入力され
る。これらアンドゲート４０−１〜４０−ｎの他方の入
力端子には、チップセレクト信号ＣＳ／及びライトイネ
ーブル信号ＷＥ／のノア出力を得る後述するノアゲート
５０からの出力信号が与えられる。かくして、各アンド
ゲート４０−１、…、４０−ｎからはそれぞれ、チップ
セレクト信号ＣＳ／及びライトイネーブル信号ＷＥ／が
共に“Ｌ”の書込み許容時に、対応する入力ビットデー
タＤＩＮ１、…、ＤＩＮｎと同じ論理レベルをとり、こ
れ以外では常時“Ｌ”をとる信号が出力される。

【００５７】第１実施例について説明したように、書込
みパルスを出力させるタイミングは、(1) チップセレク
ト信号ＣＳ／及びライトイネーブル信号ＷＥ／が共に
“Ｌ”（有意）になった変化時点直後と、(2) チップセ
レクト信号ＣＳ／及びライトイネーブル信号ＷＥ／が共
に“Ｌ”（有意）である書込み期間途中においてデータ
が変化した直後である。

【００５８】書込みパルスデータ発生部４１は、(1) の
場合に書込みパルスデータを発生させるものであり、各
書込みパルスデータ発生部４２Ｕ−１、４２Ｄ−１、
…、４２Ｕ−ｎ、４２Ｄ−ｎは、(2) の場合に書込みパ
ルスデータを発生させるものである。

【００５９】書込みパルスデータ発生部４１は、ノアゲ
ート５０、遅延回路５１、２入力ナンドゲート５２から
構成されている。ノアゲート５０は、上述したように、
チップセレクト信号ＣＳ／及びライトイネーブル信号Ｗ
Ｅ／のノア出力を得るものであり、チップセレクト信号
ＣＳ／及びライトイネーブル信号ＷＥ／が共に“Ｌ”
（有意）であるときに“Ｈ”を出力する。この出力信号
は、遅延回路５１にそのまま入力されると共に、反転さ
れてナンドゲート５２に入力される。ナンドゲート５２
にはこの遅延回路を介した信号も入力される。これによ
り、ナンドゲート５２からは、ノアゲート５０の出力信
号が“Ｈ”に変化した時点（チップセレクト信号ＣＳ／
及びライトイネーブル信号ＷＥ／が共に“Ｌ”に変化し
た時点）から、遅延回路５１で規定される所定時間だけ
“Ｌ”をとる書込みパルスデータが出力される。

【００６０】各書込みパルスデータ発生部４２Ｕ−ｉ、
４２Ｄ−ｉ（ｉは１〜ｎ）には、対応するアンドゲート
４０−ｉを通過した入力ビットデータ（ＤＩＮｉ）が入
力される。

【００６１】書込みパルスデータ発生部４２Ｕ−ｉは、
同一構成を有し、書込みパルスデータ発生部４２Ｕ−１
に詳細構成を示すように、遅延回路６１Ｕ−ｉ及び２入
力ナンドゲート６２Ｕ−ｉから構成されており、入力ビ
ットデータ（ＤＩＮｉ）は、遅延回路６１Ｕ−ｉにその
まま入力されると共に、反転されてナンドゲート６２Ｕ
−ｉに入力される。ナンドゲート６２Ｕ−ｉには遅延回
路６１Ｕ−ｉを介した信号も入力される。これにより、
ナンドゲート６２Ｕ−ｉからは、入力ビットデータ（Ｄ
ＩＮｉ）が“Ｌ”から“Ｈ”に変化した時点から、遅延
回路６１Ｕ−ｉで規定される所定時間だけ“Ｌ”をとる
書込みパルスデータが出力される。

【００６２】一方、各書込みパルスデータ発生部４２Ｄ
−ｉは同一構成を有し、書込みパルスデータ発生部４２
Ｄ−１に詳細構成を示すように、遅延回路６１Ｄ−ｉ及
び２入力ナンドゲート６２Ｄ−ｉから構成されており、
入力ビットデータ（ＤＩＮｉ）は、遅延回路６１Ｄ−ｉ
及びナンドゲート６２Ｄ−ｉにそのまま入力される。ナ
ンドゲート６２Ｄ−ｉには遅延回路６１Ｄ−ｉを介した
信号の反転信号も入力される。これにより、ナンドゲー
ト６２Ｄ−ｉからは、入力ビットデータ（ＤＩＮｉ）が
“Ｈ”から“Ｌ”に変化した時点から、遅延回路６１Ｄ
−ｉで規定される所定時間だけ“Ｌ”をとる書込みパル
スデータが出力される。

【００６３】入力パラレルデータが変化する場合は、そ
の１以上のビットデータが同時に変化する。従って、書
込みパルスデータ発生部４１、４２Ｕ−１、４２Ｄ−
１、…、４２Ｕ−ｎ、４２Ｄ−ｎのいずれか１以上から
書込みパルスデータが出力されたことは、アンドゲート
４０−１〜４０−ｎの機能をも考慮すると、書込み期間
途中においてデータが変化した直後であることを表して
いる。

【００６４】全ての書込みパルスデータ発生部４１、４
２Ｕ−１、４２Ｄ−１、…、４２Ｕ−１及び４２Ｄ−１
からの書込みパルスデータは、２ｎ＋１入力のナンドゲ
ート４３に与えられる。かくして、ナンドゲート４３か
らは、チップセレクト信号ＣＳ／及びライトイネーブル
信号ＷＥ／が共に“Ｌ”（有意）になった変化時点直後
と、書込み期間途中においてパラレルデータが変化した
直後において、所定期間だけ“Ｈ”をとる共通書込みパ
ルスデータＷＤが出力される。

【００６５】この共通書込みパルスデータＷＤは、出力
段に設けられている全ての２入力ナンドゲート４４ａ−
１、４４ｂ−１、…、４４ａ−１、４４ｂ−１の一方の
入力端子に与えられる。

【００６６】第１の書込みパルスデータの出力用の各ナ
ンドゲート４４ａ−ｉの他方の入力端子には、対応する
アンドゲート４０−ｉを通過した入力ビットデータ（Ｄ
ＩＮｉ）が反転されて入力される。かくして、ナンドゲ
ート４４ａ−ｉからは、入力ビットデータ（ＤＩＮｉ）
が“Ｌ”の状態で、有意レベルである“Ｈ”の共通書込
みパルスデータＷＤが入力されたときに、そのパルス幅
を有する“Ｌ”パルスを有する出力信号を送出する。こ
の出力信号が、対応する入力ビットデータＤＩＮｉに対
する最終的な第１の書込みパルスデータＷＤＡＴＡｉと
して送出される。

【００６７】また、第２の書込みパルスデータの出力用
の各ナンドゲート４４ｂ−ｉの他方の入力端子には、対
応するアンドゲート４０−ｉを通過した入力ビットデー
タ（ＤＩＮｉ）がそのまま入力される。かくして、ナン
ドゲート４４ｂ−ｉからは、入力ビットデータ（ＤＩＮ
ｉ）が“Ｈ”の状態で、有意レベルである“Ｈ”の共通
書込みパルスデータＷＤが入力されたときに、そのパル
ス幅を有する“Ｌ”パルスを有する出力信号を送出す
る。この出力信号が、対応する入力ビットデータＤＩＮ
ｉに対する最終的な第２の書込みパルスデータＷＤＡＴ
Ａｉ／として送出される。

【００６８】ここで、一対の出力用ナンドゲート４４ａ
−ｉ及び４４ｂ−ｉの一方には、入力ビットデータ（Ｄ
ＩＮｉ）を判定して入力すると共に他方にはそのまま入
力しているので、これらナンドゲート４４ａ−ｉ及び４
４ｂ−ｉからの出力である第１及び第２の書込みパルス
データＷＤＡＴＡｉ及びＷＤＡＴＡｉ／が共に“Ｌ”に
なることはない。

【００６９】この第３実施例の構成によれば、チップセ
レクト信号ＣＳ／及びライトイネーブル信号ＷＥ／が共
に“Ｌ”になった書込みイネーブル直後と、チップセレ
クト信号ＣＳ／及びライトイネーブル信号ＷＥ／が共に
“Ｌ”（有意）である書込み期間途中においてパラレル
データが変化した直後において、入力ビットデータＤＩ
Ｎｉの論理レベルに応じて、第１又は第２の書込みパル
スデータＷＤＡＴＡｉ又はＷＤＡＴＡｉ／の一方に
“Ｌ”をとる書込みパルスが生じる。

【００７０】ここで、チップセレクト信号ＣＳ／及びラ
イトイネーブル信号ＷＥ／が共に“Ｌ”になった時点か
ら、さほど時間が経過していない時点でパラレルデータ
が変化した場合には、書込みパルスデータ発生部４１か
らの最初の書込みパルスと、書込みパルスデータ発生部
４２Ｕ−１、４２Ｄ−１、…、４２Ｕ−ｎ又は４２Ｄ−
ｎからの次の書込みパルスとが連結されて、ナンドゲー
ト４３からパルス幅の広い書込みパルスが出力されるこ
とがあるが、入力ビットデータ（ＤＩＮｉ）が入力され
る一対のナンドゲート４４ａ−ｉ及び４４ｂ−ｉによっ
て、これらが明確に切り分けられる。

【００７１】なお、図９において、抵抗記号で表してい
る要素４５−１〜４５−ｎ、４６は、伝送される信号形
状に悪影響を与える配線負荷（抵抗成分や容量成分でな
る）等を表している。

【００７２】従って、上記第３実施例によっても、一旦
得られた書込みパルスデータを、入力データとの論理を
とってパルス整形して、最終的な第１及び第２の書込み
パルスデータを得るようにしたので、書込み時の途中に
おいて入力データが変化したとしても、変化後のレベル
に応じた十分なパルス幅のしかも良好な形状の書込みパ
ルスを得ることができ、メモリセルに正確にデータを書
き込むことができるようになる。

【００７３】また、上記第３実施例によっても、各遅延
回路として、図５に示す構成のものを適用した場合に
は、雑音等の影響で遅延回路の入力データに短パルスが
生じていても、その影響を排除して、メモリセルを正し
く動作させることができる書込みパルスを得ることがで
きる。

【００７４】さらに、第３実施例によれば、書込みパル
スは全ての入力ビットデータに共通に形成し、その書込
みパルスデータから各ビットについての第１及び第２の
書込みパルスデータの形成と書込みパルスのパルス整形
とを同一の論理素子によって行なっているので、全体構
成（配線領域等に反映される）を小さくすることができ
る。

【００７５】第１及び第２実施例をｎビットのパラレル
入力用に適用した場合、各ビットデータのそれぞれにつ
いて、データＤＩＮ、ＷＤ及びＷＤ／をパルス整形部に
伝送するための配線パターンが必要であり、全ビットに
ついて見ると、３×ｎ本の配線パターンが必要である。
これに対して、第３実施例においては、各ビットデータ
と共通書込みパルスデータの配線パターンをパルス整形
機能等を担う部分に引き回せば良く、ｎ＋１本の配線パ
ターンで済むため、配線領域が減り、その結果、チップ
面積の減少という効果が得られる。

【００７６】（Ｄ）他の実施例 上記第３実施例は、複数ビットのパラレル入力用のもの
であるが、その技術的思想を、１ビット用の回路に適用
することができる。

【００７７】上記各実施例においては、半導体記憶装置
単体を意識したものであるが、マイクロコンピュータ等
の半導体集積回路に組み込まれた半導体記憶装置部分に
本発明を適用することができる。従って、対象とするメ
モリセルがレジスタを構成するような場合にも本発明を
適用できる。

【００７８】各種データの有意レベルが上記各実施例に
限定されないことは勿論であり、各種データの有意レベ
ルに応じて用いる論理ゲートの種類を選定すれば良い。

【００７９】

【発明の効果】以上のように、本発明によれば、書込み
制御信号及び書込みデータに基いて、中間的な書込みパ
ルスデータを形成する書込みパルス発生手段と、この中
間的な書込みパルスデータと入力された書込みデータと
の論理演算を行なって、一対のデータ線のそれぞれに与
える最終的な第１及び第２の書込みパルスデータを形成
するデータ再入力手段とを有するので、書込み制御信号
がイネーブルになった時点からさほど時間が経過してい
ない書込み制御信号のイネーブル状態において書込みデ
ータが変化したとしても、さらにその後に書込みデータ
が変化したとしても、最終的な第１及び第２の書込みパ
ルスデータとして、相前後するパルスが切り分けられて
いる、しかも良好なパルス形状を有するものが得られる
ようになり、メモリセルへの書込みが正確に実行され
る。

【図面の簡単な説明】

【図１】第１実施例の構成を示すブロック図である。

【図２】従来の構成を示すブロック図である。

【図３】従来の欠点の説明用タイミングチャートであ
る。

【図４】第１実施例の各部タイミングチャートである。

【図５】第１実施例の遅延回路の構成例を示すブロック
図である。

【図６】図５の遅延回路の入出力を示す信号波形図であ
る。

【図７】図５の遅延回路を適用したことの利点説明用の
タイミングチャートである。

【図８】第２実施例の構成を示すブロック図である。

【図９】第３実施例の構成を示すブロック図である。

【符号の説明】

１、５０…ノアゲート、 ２、３、４０−１〜４０−ｎ…アンドゲート、 ４、５、５１、６１Ｕ−１〜６１Ｕ−ｎ、６１Ｄ−１〜
６１Ｄ−ｎ…遅延回路、 ６、７、４３、４４ａ−１〜４４ａ−ｎ、４４ｂ−１〜
４４ｂ−ｎ、５２、６２Ｕ−１〜６２Ｕ−ｎ、６２Ｄ−
１〜６２Ｄ−ｎ…ナンドゲート、 １０、１１…オアゲート、 ２１〜２４…インバータゲート。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 書込み制御信号がイネーブルになった場
   合と、書込み制御信号のイネーブル状態において書込み
   データが変化した場合に、書込みデータの論理レベルに
   応じて、一対のデータ線にそれぞれ与える第１及び第２
   の書込みパルスデータの一方に書込みパルスを生じさせ
   る半導体記憶装置のデータ入力回路において、 書込み制御信号及び書込みデータに基いて、中間的な書
   込みパルスデータを形成する書込みパルス発生手段と、 この中間的な書込みパルスデータと入力された書込みデ
   ータとの論理演算を行なって、一対のデータ線にそれぞ
   れ与える最終的な第１及び第２の書込みパルスデータを
   形成するデータ再入力手段とを設けたことを特徴とする
   半導体記憶装置のデータ入力回路。
2. 【請求項２】 上記書込みパルス発生手段が、 書込み制御信号のイネーブル期間に入力された書込みデ
   ータから第１及び第２の書込みデータを形成する書込み
   データ対作成部と、 これら第１及び第２の書込みデータのそれぞれについて
   所定エッジを検出して中間的な第１及び第２の書込みパ
   ルスデータを形成する書込みパルス対発生部とでなり、 上記データ再入力手段が、中間的な第１及び第２の書込
   みパルスデータのそれぞれと、入力された書込みデータ
   との論理演算を行なって、最終的な第１及び第２の書込
   みパルスデータを形成することを特徴とする請求項１に
   記載の半導体記憶装置のデータ入力回路。
3. 【請求項３】 上記書込みパルス発生手段が、 書込み制御信号の所定エッジを検出したときにパルスデ
   ータを出力する書込み制御遷移検出部と、 書込み制御信号のイネーブル期間に入力された書込みデ
   ータの所定エッジを検出したときにパルスデータを出力
   する書込みデータ遷移検出部と、 上記書込み制御遷移検出部からのパルスデータと、上記
   書込みデータ遷移検出部からのパルスデータとを、それ
   らに含まれているパルスのタイミングをそのまま含むよ
   うに合成して中間的な書込みパルスデータを形成するパ
   ルスデータ合成部とでなり、 上記データ再入力手段が、 上記パルスデータ合成部からの中間的な書込みパルスデ
   ータと、入力された書込みデータとの論理演算を行なっ
   て、最終的な第１の書込みパルスデータを形成する第１
   出力形成部と、 上記パルスデータ合成部からの中間的な書込みパルスデ
   ータと、入力された書込みデータとの上記とは異なる論
   理演算を行なって、最終的な第２の書込みパルスデータ
   を形成する第２出力形成部とでなることを特徴とする請
   求項１に記載の半導体記憶装置のデータ入力回路。
4. 【請求項４】 複数ビットのパラレル入力用の半導体記
   憶装置のデータ入力回路であって、上記書込みデータ遷
   移検出部、上記第１出力形成部及び上記第２出力形成部
   を入力されたパラレルデータの各ビット毎に有すること
   を特徴とする請求項３に記載の半導体記憶装置のデータ
   入力回路。
5. 【請求項５】 上記書込みパルス発生手段内に設けられ
   ているエッジ検出構成部分が遅延回路を利用するもので
   あって、その遅延回路が、立上りエッジでの遷移特性と
   立下りエッジでの遷移特性とが異なる複数のインバータ
   ゲートを縦続接続して構成されていることを特徴とする
   請求項２〜４のいずれかに記載の半導体記憶装置のデー
   タ入力回路。