JP3696004B2 - 半導体回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、縦続接続されたフリップフロップを有する半導体回路に関し、特に、フリップフロップを縦続接続してシフトレジスタを構成し、シフトレジスタのシフト方向をシフト方向切替信号により切替可能にした半導体回路に関する。
【0002】
【従来の技術】
シフトレジスタやカウンタなどに用いられるフリップフロップとして、JKフリップフロップと呼ばれるものがある。JKフリップフロップは、図8(a)のようなシンボルで表され、J入力端子とK入力端子の論理に応じて、図8(b)のように出力信号が変化する。
【0003】
図9はJKフリップフロップFF1〜FF4とEXNORゲート11〜13とで構成さ れた従来のアップダウンカウンタの回路図である。図9はEXNORゲート11〜1 3を3つのNANDゲートG1〜G3で構成した4ビットのアップダウンカウンタの例を示している。
【0004】
図10は図9のアップダウンカウンタの出力タイミング図である。以下、図10のタイミング図に基づいて、図9のアップダウンカウンタの動作を説明する。 NANDゲートG1,G2に入力される信号Xはシフト方向を切り替える信号であり、X=「1」のときはアップカウンタになり、X=「0」のときはダウンカウンタになる。
【0005】
初段のJKフリップフロップのJ,K入力端子は「1」に固定されている。初期状態において、すべてのJKフリップフロップのQ出力端子が「0」で、X=「1」であると仮定すると、時刻T1でクロックの立ち上がりが入力されると、初段のJKフリップフロップの出力は「1」になる。以後、初段のJKフリップフロップの出力は、クロックの立ち上がりが入力されるたびに反転する。
【0006】
初段のJKフリップフロップの出力が「1」のときにクロックの立ち上がりが入力されると、2段目のJKフリップフロップの出力は「1」になる(時刻T2)。以後、2段目のJKフリップフロップの出力は、初段のJKフリップフロップの2倍の周期で変化する。
【0007】
また、2段目のJKフリップフロップの出力が「1」のときにクロックの立ち上がりが入力されると、3段目のJKフリップフロップの出力は「1」になる(時刻T4)。以後、3段目のJKフリップフロップの出力は、2段目のJKフリップフロップの2倍の周期で変化する。
【0008】
このように、図9のカウンタは、後段側のフリップフロップほど周期が長くなり、2のべき乗倍ずつ周期が変化する。これにより、図9のカウンタはアップカウンタとして動作する。
【0009】
一方、図10の時刻T10のときにX=「0」になったとする。X=「0」になると、初段以外の各JKフリップフロップのJ,K入力端子の論理が反転する。したがって、次のクロックの立ち上がり(時刻T10)が入力された時点で、各JKフリップフロップのJ,K入力端子が「1」であればQ出力は反転し、J,K入力端子が「0」であればQ出力は直前の論理を保持する。これにより、図9のカウンタは、ダウンカウンタとして動作する。
【0010】
図11は図9のアップダウンカウンタを用いて構成されたプログラマブル・インピーダンス出力バッファ回路のブロック図である。図11の回路は、デバイスの出力バッファのインピーダンスが、外付け抵抗RQの抵抗値に一致するようにインピーダンス調整を行うものである。
【0011】
このような回路を設ける理由は、システムのバスラインのインピーダンスと、そのバスラインに接続されるデバイスの出力バッファのインピーダンスとが一致していない場合には、反射が起こって高速なデータ伝送が不可能になるためである。図11の回路は、デバイスの出力バッファのインピーダンスがシステムのバスラインのインピーダンス(図中の外付け抵抗RQ)に一致するように、プロセスのばらつきや動作環境の変化に応じて出力バッファサイズを自動調整するものであり、このような調整によりバスラインの反射を抑制することができる。
【0012】
図11の回路は、外部抵抗モニター回路21と、コンパレータ(差分検出手段)22と、図9と同様の構成のアップダウンカウンタ23と、ダミー出力バッファ(インピーダンス調整手段)24とを備えている。
【0013】
ダミー出力バッファ24は、ゲート幅がそれぞれ異なるNビットのMOSトラン ジスタを並列接続したものである。各MOSトランジスタのゲート幅はそれぞれ、1:2:4:…:2nのように、2のべき乗倍の比率で異なっている。
【0014】
外部抵抗モニター回路21は、外付け抵抗RQの抵抗値に応じた電圧Vaとダ ミー出力バッファ24のインピーダンスに応じた電圧Vbとを出力する。コンパ レータ22は、これらの電圧Va,Vbを比較し、比較結果に応じた信号Xを出力する。この信号Xが図9のアップダウンカウンタ23に入力されるシフト方向切替信号に相当する。
【0015】
例えば、電圧Vaが電圧Vbよりも低い場合には、信号Xは「1」になり、アップダウンカウンタ23はアップカウンタとして動作する。また、電圧Vaが電圧 Vbよりも高い場合には、信号Xは「0」になり、アップダウンカウンタ23は ダウンカウンタとして動作する。
【0016】
図11の回路において、インピーダンスの合わせ込みが十分に行われた後は、ダミー出力バッファ24の選択が1ステップ変化しただけで信号Xの論理が反転し、アップダウンカウンタ23はアップカウント動作とダウンカウント動作を交互に繰り返す。
【0017】
【発明が解決しようとする課題】
しかしながら、信号Xは、アップダウンカウンタ23のクロックとは非同期に変化するため、信号Xの変化とクロックの立ち上がりエッジとがタイミング的に競合して、アップダウンカウンタ23のカウント値が無関係な値に飛んでしまうおそれがある。
【0018】
特に、電源ノイズ等により外部抵抗モニター回路21の出力電圧Va,Vbが変動すると、信号Xの不定期間が長くなり、アップダウンカウンタ23のクロックの立ち上がりエッジとタイミング的に競合するおそれが高くなる。
【0019】
また、アップダウンカウンタ23内の各JKフリップフロップFF1〜FF4のJ,K入力端子には、複数段のゲートからなるEXNOR回路11〜13が接続されて いるため、各JKフリップフロップごとに、J,K入力端子のタイミングのずれ(スキュー)が生じる。
【0020】
以上の要因により、本来アップダウンカウンタ23のカウント値が「±1」だけ変化すべきところが、まったく無関係な値に飛んでしまうおそれがあった。このようなカウント値の飛びが発生すると、その飛んだ値からインピーダンス調整をやり直さなければならず、インピーダンス調整に膨大な時間がかかったり、あるいは、インピーダンス調整自体が不可能になるおそれもあった。
【0021】
本発明は、このような点に鑑みてなされたものであり、その目的は、縦続接続された各フリップフロップの出力が意図しない値になることがない半導体回路を提供することにある。
【0022】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様によれば、それぞれ共通のクロックでデータ取り込みを行うリング状に接続された複数のフリップフロップを有する半導体回路において、前記複数のフリップフロップのそれぞれに対応して設けられ、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と次段のフリップフロップの出力とのいずれかを選択する複数の入力選択回路と、前記複数のフリップフロップの各段の出力に基づいてインピーダンスを調整するインピーダンス調整手段と、を備え、前記複数のフリップフロップのそれぞれは、対応する前記入力選択回路が選択した信号を前記クロックに同期させて取り込むことを特徴とする半導体回路が提供される。
【0023】
また、本発明の一態様によれば、フリップフロップでデータを取り込む際に、前段のフリップフロップの出力を取り込むか、後段のフリップフロップの出力を取り込むかを任意に選択できるようにしたため、簡易な構成でアップダウンカウンタを構成できる。
【0024】
また、本発明の一態様によれば、初期状態のときに、最終段以外のフリップフロップの出力をローレベルに設定し、最終段のフリップフロップの出力をハイレベルに設定するため、1クロック分のパルス幅を有するパルスを生成することができ、このパルスを前後にシフトさせることで、アップダウンカウンタを構成できる。
【0025】
また、本発明の一態様によれば、それぞれ共通のクロックでデータ取り込みを行う縦続接続された複数のフリップフロップを有する半導体回路において、初段の前記フリップフロップのデータ入力端子に接続された第1の入力選択回路と、初段および最終段の前記フリップフロップ以外の前記フリップフロップそれぞれに対応して設けられ、対応する前記フリップフロップのデータ入力端子に接続された第2の入力選択回路と、最終段の前記フリップフロップのデータ入力端子に接続された第3の入力選択回路と、初期状態のときに出力が第1の論理になり、その後最初のクロックが入力された時点で出力が第2の論理になる初期値設定回路と、を備え、前記第1の入力選択回路は、外部から入力されたシフト方向切替信号の論理に基づいて、前記初期値設定回路の出力と二段目の前記フリップフロップの出力とのいずれかを選択し、前記第2の入力選択回路のそれぞれは、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と次段のフリップフロップの出力とのいずれかを選択し、前記第3の入力選択回路は、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と初段のフリップフロップの出力とのいずれかを選択し、前記複数のフリップフロップのそれぞれは、対応する前記第1〜第3の入力選択回路が選択した信号を前記クロックに同期させて取り込むことを特徴とする半導体回路が提供される。
【0026】
また、本発明の一態様によれば、初期値設定回路の出力に基づいて、正のパルスまたは負のパルスをフリップフロップで伝搬させることができ、簡易な構成でアップダウンカウンタを構成できる。
【0027】
また、本発明の一態様によれば、シフト方向切替信号の論理に基づいてシフト方向を切り替えるため、シフト方向の切り替えを行う回路を簡略化できる。
【0028】
また、本発明の一態様によれば、複数のフリップフロップの出力はカウント誤差が少ないため、複数のフリップフロップの出力を用いてインピーダンス調整を行えば、精度の高いインピーダンス調整を行える。
【0029】
また、本発明の一態様によれば、フリップフロップの各段の出力をエンコードしてエンコード信号を生成するため、信号線の数を減らすことができる。
【0030】
また、本発明の一態様によれば、基準インピーダンスとの差に応じてシフト方向切り替え信号の論理を決定するため、基準インピーダンスに等しいインピーダンスが容易に得られる。
【0031】
【発明の実施の形態】
以下、本発明に係る半導体回路について、図面を参照しながら具体的に説明する。以下に説明する半導体回路は、縦続接続されたレジスタ回路間でシフトパルスのシフト方向を任意に変更できるようにしたものである。
【0032】
(第1の実施形態)
図1は本発明に係る半導体回路の第1の実施形態のブロック図である。図1の半導体回路は、それぞれ共通のクロックCKで動作するn個のレジスタ回路REG 1〜REGn-1を縦続接続して構成される。各レジスタ回路REG0〜REGn-1は、パル スのシフト方向を切り替えるためのシフト方向選択切替信号Xの論理に基づいて、第1および第2の入力端子IN1,IN2のいずかに入力された信号を選択する。
【0033】
初段を除く他のレジスタ回路REG2〜REGn-1には、前段のレジスタ回路の出力 と、次段のレジスタ回路の出力とが入力される。これらレジスタ回路REG2〜REGn-1は、シフト方向選択切替信号Xが「1」のときは前段のレジスタ回路の出力 をクロックCKの立ち上がりで取り込み、シフト方向選択切替信号Xが「0」のときは次段のレジスタ回路の出力をクロックCKの立ち上がりで取り込む。
【0034】
一方、初段のレジスタ回路REG0は、シフト方向選択切替信号Xが「1」のと きは最終段のレジスタ回路REGn-1の出力を取り込み、シフト方向選択切替信号Xが「0」のときは二段目のレジスタ回路REG1の出力を取り込む。
【0035】
図2は図1の最終段以外のレジスタ回路REG0〜REGn-2の内部構成を示す回路図である。図示のように、各レジスタ回路REG0〜REGn-2は、第1および第2のイ ンバータ回路(第1および第2の入力選択回路)1,2と、第1および第2のラッチ回路(フリップフロップ)3,4とを有する。
【0036】
第1のインバータ回路1は、PMOSトランジスタQ1,Q2とNMOSトランジスタQ3,Q4とで構成され、端子UPCに入力されるシフト方向選択切替信号Xが「 1」のときに、第1の入力端子IN1に入力された信号を反転出力する。シフト方向選択切替信号Xが「0」のときは、第1のインバータ回路1の出力はハイインピーダンス状態になる。
【0037】
第2のインバータ回路2は、PMOSトランジスタQ5,Q6とNMOSトランジスタQ7,Q8とで構成され、端子UPCに入力されるシフト方向選択切替信号Xが「 0」のときに、第2の入力端子IN2に入力された信号を反転出力する。シフト方向選択切替信号Xが「1」のときは、第2のインバータ回路2の出力はハイインピーダンス状態になる。
【0038】
第1のラッチ回路3は、PMOSトランジスタQ9〜Q12と、NMOSトランジスタQ13〜Q16と、インバータIV2とで構成され、第1または第2のインバータ回路2の出力をラッチする。
【0039】
第2のラッチ回路4は、PMOSトランジスタQ17〜Q20,Q25と、NMOSトランジスタQ21〜Q24と、インバータIV3とで構成され、第1のラッチ回路3の出力をラッチする。第2のラッチ回路4の出力が各レジスタ回路のQ出力端子から出力される。
【0040】
第2のラッチ回路4の出力段のトランジスタQ25は、レジスタ回路REG0〜REGn-2の出力を初期化するものであり、初期状態のときにトランジスタQ25はいったんオンする。これにより、最終段以外のレジスタ回路REG0〜REGn-2の各出力は初期状態のときにローレベルに初期化される。
【0041】
一方、図3は最終段のレジスタ回路REGn-1の内部構成を示す回路図である。図3のレジスタ回路REGn-1は、第2のラッチ回路4の出力段にトランジスタQ25の代わりにトランジスタQ26が接続されている点を除いて、図2のレジスタ回路REG0〜REGn-2と同様に構成されている。図3では、図2のレジスタ回路REG0〜REGn-2と共通する構成部分には同一符号を付している。
【0042】
図3のトランジスタQ26は、レジスタ回路REGn-1を初期化するものであり、初期状態のときにトランジスタQ26は所定期間のみオンする。これにより、レジスタ回路REGn-1の出力は初期状態のときにハイレベルに初期化される。
【0043】
図4は図1の回路の入出力信号のタイミング図である。以下、図4のタイミング図に基づいて、図1の半導体回路の動作を説明する。
【0044】
図4の時刻t0〜t2まではリセット期間である。この期間内の時刻t0〜t1の間、図3のトランジスタQ25,Q26がいずれもオンする。これにより、最終段以外のレジスタ回路REG0〜REGn-2の出力はローレベルに初期化され、最終段のレジスタ回路REGn-1の出力はハイレベルに初期化される。
【0045】
したがって、最初のクロックCKが入力される時刻t2には、初段のレジスタ回路REG0の入力端子IN1は「1」になっている。時刻t2のときに、クロックCKの立ち上がりエッジが入力されると、初段のレジスタ回路REG0のQ出力は「1」に変化する。また、最終段のレジスタ回路REGn-1の出力は「0」に変化する。
【0046】
時刻t3のときに、次のクロックCKの立ち上がりエッジが入力されると、二段目のレジスタ回路のQ出力が「1」に変化するとともに、初段のレジスタ回路のQ出力は「0」に変化する。以後、クロックCKが入力されるたびに、後段側のレジスタ回路のQ出力が順に「1」に変化する。これにより、クロックCKの1クロック分のパルス(以下、シフトパルスと呼ぶ)が順次、後段側にシフトされていく。
【0047】
一方、図4の時刻t6のときに、シフト方向選択切替信号Xがローレベルに変化すると、それ以降、レジスタ回路REG0〜REGn-1内の第2のインバータ回路2の出力が第1のラッチ回路3に入力され、各レジスタ回路REG0〜REGn-1は、次段のレジスタ回路の出力を取り込む。したがって、図4のタイミング図に示すように、シフトパルスのシフト方向が逆になり、図1の回路はダウンカウンタとして動作する。
【0048】
このように、図1の半導体回路は、シフト方向選択切替信号Xが「1」の場合は、初段側から後段側に順次にシフトパルスを転送するアップカウンタとして動作し、シフト方向選択切替信号Xが「0」の場合は、後段側から初段側にシフトパルスを転送するダウンカウンタとして動作する。
【0049】
図1の半導体回路では、図9のアップダウンカウンタ23と異なり、シフト方向選択切替信号Xが多段のゲート回路を通らずに直接レジスタ回路REG0〜REGn-1に入力されるため、各レジスタ回路ごとにシフト方向選択切替信号Xの取り込みタイミングのずれ(スキュー)が起きない。
【0050】
また、シフト方向選択信号XとクロックCKとが競合して、各レジスタ回路REG0〜REGn-1が誤ったデータを取り込んでも、シフトパルスが前後に1ステップずれるだけであり、次のサイクルで容易に修正できるため、カウント値の精度が悪くなることはない。
【0051】
したがって、本実施形態のアップダウンカウンタ23を、図11と同様の構成のプログラマブル・インピーダンス出力バッファ回路で利用すれば、デバイスの出力バッファのインピーダンスを基準インピーダンスに短時間で精度よく合わせることができる。
【0052】
図5は本実施形態のアップダウンカウンタ23を用いてプログラマブル・インピーダンス出力バッファ回路を構成した場合のブロック図である。図5では、図11と共通する構成部分には同一符号を付している。
【0053】
図5の回路は、アップダウンカウンタ23とダミー出力バッファ24との間に接続されたエンコーダ(エンコード信号生成手段)25を有する点で、図11の回路と異なっている。エンコーダ25は、アップダウンカウンタ23から出力されたNビットの出力信号をエンコードして、logN/log2ビットのエンコード信号を生成する。
【0054】
図6(a)はエンコーダ25の回路図、図6(B)はエンコーダ25のエンコード処理を示す論理図であり、N=8の例を示している。N=8の場合、3ビットのエンコード信号が生成される。このエンコード信号に基づいて、図5のダミー出力バッファ24は、インピーダンス調整を行う。
【0055】
上述した実施形態では、本実施形態の半導体回路をプログラマブル・インピーダンス出力バッファ回路で利用する例を説明したが、本発明の半導体回路は種々の用途に利用可能である。
【0056】
また、レジスタ回路REG0〜REGn-1の内部構成は図2および図3に示した回路に限定されない。信号Xに応じて入力信号IN1,IN2のいずれかを選択する回路であれば、図2および図3以外の回路で構成してもよい。
【0057】
(第2の実施形態)
第2の実施形態は、レジスタ回路REG1〜REGn-1をリング状に接続する代わりに、縦続接続したものである。
【0058】
図7は本発明に係る半導体回路の第2の実施形態のブロック図である。図7の半導体回路は、それぞれ共通のクロックCKで動作するn個の縦続接続されたレジスタ回路REG0〜REGn-1と、初段のレジスタ回路REG0に接続された初期値設定回路30とを備えている。
【0059】
初段のレジスタ回路REG0は、シフト方向選択切替信号Xの論理に基づいて、初期値設定回路30の出力と二段目のレジスタ回路REG2の出力とのいずれかを選択する第1の入力選択回路を有する。
【0060】
レジスタ回路REG1〜REGn-2はそれぞれ、シフト方向選択切替信号Xの論理に基づいて、前段のレジスタ回路の出力と後段のレジスタ回路の出力とのいずれかを選択する第2の入力選択回路を有する。
【0061】
最終段のレジスタ回路REGn-1は、シフト方向選択切替信号Xの論理に基づいて、前段のレジスタ回路REGn-2の出力と初段のレジスタ回路REG0の出力とのいずれかを選択する第3の入力選択回路を有する。
【0062】
初期値設定回路30は、ゲートG11,G12からなるRSフリップフロップ31と、PMOSトランジスタQ31,Q32と、NMOSトランジスタQ33と、インバータIV11,IV12とを有する。
【0063】
次に、図7の回路の動作を説明する。電源投入により、初期値設定回路30内のトランジスタQ31,Q33がともにオンし、初期値設定回路30の出力はハイレベルになる。
【0064】
その後、最初のクロックCK1が入力された時点で、トランジスタQ32がオンし 、初期値設定回路30はハイレベルになる。
【0065】
これにより、シフト方向選択切替信号Xがハイレベルの間は、レジスタ回路REG0〜REGn-1は、正のパルスをクロックCK1に同期させて順に右方向に伝搬させて いく。すなわち、レジスタ回路REG0〜REGn-1はアップカウンタとして作用する。
【0066】
一方、シフト方向選択切替信号Xがローレベルになると、レジスタ回路REG0〜REGn-1は、正のパルスをクロックCK1に同期させて順に左方向に伝搬させていく 。すなわち、レジスタ回路REG0〜REGn-1はダウンカウンタとして作用する。
【0067】
このように、図7の回路は、図1と同様にアップダウンカウンタとして作用するため、図5のプログラマブル・インピーダンス出力バッファ回路に用いることができる。
【0068】
なお、初期値設定回路30は、初期状態のときにローレベル信号を出力し、最初のクロックでハイレベル信号を出力してもよい。この場合、レジスタ回路REG0〜REGn-1は負のパルスを伝搬させることになるが、アップダウンカウンタとして作用する点は同じである。
【0069】
【発明の効果】
以上詳細に説明したように、本発明によれば、シフト方向切替信号の論理に応じてシフトパルスのシフト方向を変更できるようにしたため、シフト方向切替信号とクロックCKとがタイミング的に競合して、フリップフロップが誤ったデータを取り込んでも、各フリップフロップの出力は±1ステップずれるだけであり、次のクロックCKで容易に修正することができる。したがって、フリップフロップの出力結果を利用してインピーダンス調整を行えば、高精度のインピーダンス調整が可能となる。
【0070】
さらに、本発明によれば、簡易な回路でアップダウンカウンタを構成できるため、実装面積の削減が図れる。
【図面の簡単な説明】
【図1】本発明に係る半導体回路の第1の実施形態のブロック図。
【図2】図1の最終段以外のレジスタ回路の内部構成を示す回路図。
【図3】最終段のレジスタ回路の内部構成を示す回路図。
【図4】図1の回路の入出力信号のタイミング図。
【図5】本実施形態のアップダウンカウンタを用いてプログラマブル・インピーダンス出力バッファ回路を構成した場合のインピーダンス合わせ込み回路部のブロック図。
【図6】(a)はエンコーダの回路図、(b)はエンコーダのエンコード処理を示す論理図。
【図7】本発明に係る半導体回路の第2の実施形態のブロック図。
【図8】(a)はJKフリップフロップのシンボルを示す図、(b)はJKフリップフロップの特性図。
【図9】従来のアップダウンカウンタの回路図。
【図10】図9のアップダウンカウンタの出力タイミング図。
【図11】図9のアップダウンカウンタを用いて構成されたプログラマブル・インピーダンス出力バッファ回路のインピーダンス合わせ込み回路部のブロック図。
【符号の説明】
1 第1のインバータ回路
2 第2のインバータ回路
3 第1のラッチ回路
4 第2のラッチ回路
11〜13 EXNORゲート
21 外部抵抗モニター回路
22 コンパレータ
23 アップダウンカウンタ
24 ダミー出力バッファ
25 エンコーダ
REG0〜REGn-1 レジスタ回路
Claims (6)
- それぞれ共通のクロックでデータ取り込みを行うリング状に接続された複数のフリップフロップを有する半導体回路において、
前記複数のフリップフロップのそれぞれに対応して設けられ、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と次段のフリップフロップの出力とのいずれかを選択する複数の入力選択回路と、
前記複数のフリップフロップの各段の出力に基づいてインピーダンスを調整するインピーダンス調整手段と、を備え、
前記複数のフリップフロップのそれぞれは、対応する前記入力選択回路が選択した信号を前記クロックに同期させて取り込むことを特徴とする半導体回路。 - 前記複数のフリップフロップのうち最終段以外のフリップフロップは、初期状態のときにローレベルに設定され、最終段のフリップフロップは初期状態のときにハイレベルに設定されることを特徴とする請求項1に記載の半導体回路。
- それぞれ共通のクロックでデータ取り込みを行う縦続接続された複数のフリップフロップを有する半導体回路において、
初段の前記フリップフロップのデータ入力端子に接続された第1の入力選択回路と、
初段および最終段の前記フリップフロップ以外の前記フリップフロップそれぞれに対応して設けられ、対応する前記フリップフロップのデータ入力端子に接続された第2の入力選択回路と、
最終段の前記フリップフロップのデータ入力端子に接続された第3の入力選択回路と、
初期状態のときに出力が第1の論理になり、その後最初のクロックが入力された時点で出力が第2の論理になる初期値設定回路と、を備え、
前記第1の入力選択回路は、外部から入力されたシフト方向切替信号の論理に基づいて、前記初期値設定回路の出力と二段目の前記フリップフロップの出力とのいずれかを選択し、
前記第2の入力選択回路のそれぞれは、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と次段のフリップフロップの出力とのいずれかを選択し、
前記第3の入力選択回路は、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と初段のフリップフロップの出力とのいずれかを選択し、
前記複数のフリップフロップのそれぞれは、対応する前記第1〜第3の入力選択回路が選択した信号を前記クロックに同期させて取り込むことを特徴とする半導体回路。 - 前記入力選択回路のそれぞれは、前記シフト方向切替信号が前記第1の論理のときは前段のフリップフロップ出力を取り込み、かつ、前記シフト方向切替信号が前記第2の論理のときは次段のフリップフロップの出力を取り込むことを特徴とする請求項1〜3のいずれかに記載の半導体回路。
- 前記複数のフリップフロップの段数は、N段(Nは4以上の2のべき乗)であり、
前記複数のフリップフロップの各段の出力をエンコードして、(logN/log2)個のエンコード信号を生成するエンコード信号生成手段をさらに備え、
前記インピーダンス調整手段は、前記エンコード信号に基づいてインピーダンスを調整することを特徴とする請求項1〜4のいずれかに記載の半導体回路。 - 前記インピーダンス調整手段により調整されたインピーダンスと、基準インピーダンスとの差分に基づいて前記シフト方向切替信号の論理を決定する差分検出手段を備えることを特徴とする請求項1〜5のいずれかに記載の半導体回路。
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JP27346499A JP3696004B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体回路 |
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