JP3696004B2 - 半導体回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、縦続接続されたフリップフロップを有する半導体回路に関し、特に、フリップフロップを縦続接続してシフトレジスタを構成し、シフトレジスタのシフト方向をシフト方向切替信号により切替可能にした半導体回路に関する。
【０００２】
【従来の技術】
シフトレジスタやカウンタなどに用いられるフリップフロップとして、ＪＫフリップフロップと呼ばれるものがある。ＪＫフリップフロップは、図８（ａ）のようなシンボルで表され、Ｊ入力端子とＫ入力端子の論理に応じて、図８（ｂ）のように出力信号が変化する。
【０００３】
図９はＪＫフリップフロップFF１〜FF４とEXNORゲート１１〜１３とで構成さ れた従来のアップダウンカウンタの回路図である。図９はEXNORゲート１１〜１ ３を３つのNANDゲートＧ１〜Ｇ３で構成した４ビットのアップダウンカウンタの例を示している。
【０００４】
図１０は図９のアップダウンカウンタの出力タイミング図である。以下、図１０のタイミング図に基づいて、図９のアップダウンカウンタの動作を説明する。 NANDゲートＧ１，Ｇ２に入力される信号Ｘはシフト方向を切り替える信号であり、Ｘ＝「１」のときはアップカウンタになり、Ｘ＝「０」のときはダウンカウンタになる。
【０００５】
初段のＪＫフリップフロップのＪ，Ｋ入力端子は「１」に固定されている。初期状態において、すべてのＪＫフリップフロップのＱ出力端子が「０」で、Ｘ＝「１」であると仮定すると、時刻Ｔ１でクロックの立ち上がりが入力されると、初段のＪＫフリップフロップの出力は「１」になる。以後、初段のＪＫフリップフロップの出力は、クロックの立ち上がりが入力されるたびに反転する。
【０００６】
初段のＪＫフリップフロップの出力が「１」のときにクロックの立ち上がりが入力されると、２段目のＪＫフリップフロップの出力は「１」になる（時刻Ｔ２）。以後、２段目のＪＫフリップフロップの出力は、初段のＪＫフリップフロップの２倍の周期で変化する。
【０００７】
また、２段目のＪＫフリップフロップの出力が「１」のときにクロックの立ち上がりが入力されると、３段目のＪＫフリップフロップの出力は「１」になる（時刻Ｔ４）。以後、３段目のＪＫフリップフロップの出力は、２段目のＪＫフリップフロップの２倍の周期で変化する。
【０００８】
このように、図９のカウンタは、後段側のフリップフロップほど周期が長くなり、２のべき乗倍ずつ周期が変化する。これにより、図９のカウンタはアップカウンタとして動作する。
【０００９】
一方、図１０の時刻Ｔ10のときにＸ＝「０」になったとする。Ｘ＝「０」になると、初段以外の各ＪＫフリップフロップのＪ，Ｋ入力端子の論理が反転する。したがって、次のクロックの立ち上がり（時刻Ｔ10）が入力された時点で、各ＪＫフリップフロップのＪ，Ｋ入力端子が「１」であればＱ出力は反転し、Ｊ，Ｋ入力端子が「０」であればＱ出力は直前の論理を保持する。これにより、図９のカウンタは、ダウンカウンタとして動作する。
【００１０】
図１１は図９のアップダウンカウンタを用いて構成されたプログラマブル・インピーダンス出力バッファ回路のブロック図である。図１１の回路は、デバイスの出力バッファのインピーダンスが、外付け抵抗ＲＱの抵抗値に一致するようにインピーダンス調整を行うものである。
【００１１】
このような回路を設ける理由は、システムのバスラインのインピーダンスと、そのバスラインに接続されるデバイスの出力バッファのインピーダンスとが一致していない場合には、反射が起こって高速なデータ伝送が不可能になるためである。図１１の回路は、デバイスの出力バッファのインピーダンスがシステムのバスラインのインピーダンス（図中の外付け抵抗ＲＱ）に一致するように、プロセスのばらつきや動作環境の変化に応じて出力バッファサイズを自動調整するものであり、このような調整によりバスラインの反射を抑制することができる。
【００１２】
図１１の回路は、外部抵抗モニター回路２１と、コンパレータ（差分検出手段）２２と、図９と同様の構成のアップダウンカウンタ２３と、ダミー出力バッファ（インピーダンス調整手段）２４とを備えている。
【００１３】
ダミー出力バッファ２４は、ゲート幅がそれぞれ異なるＮビットのMOSトラン ジスタを並列接続したものである。各MOSトランジスタのゲート幅はそれぞれ、1:2:4:…:２nのように、２のべき乗倍の比率で異なっている。
【００１４】
外部抵抗モニター回路２１は、外付け抵抗ＲＱの抵抗値に応じた電圧Ｖaとダ ミー出力バッファ２４のインピーダンスに応じた電圧Ｖbとを出力する。コンパ レータ２２は、これらの電圧Ｖa，Ｖbを比較し、比較結果に応じた信号Ｘを出力する。この信号Ｘが図９のアップダウンカウンタ２３に入力されるシフト方向切替信号に相当する。
【００１５】
例えば、電圧Ｖaが電圧Ｖbよりも低い場合には、信号Ｘは「１」になり、アップダウンカウンタ２３はアップカウンタとして動作する。また、電圧Ｖaが電圧 Ｖbよりも高い場合には、信号Ｘは「０」になり、アップダウンカウンタ２３は ダウンカウンタとして動作する。
【００１６】
図１１の回路において、インピーダンスの合わせ込みが十分に行われた後は、ダミー出力バッファ２４の選択が１ステップ変化しただけで信号Ｘの論理が反転し、アップダウンカウンタ２３はアップカウント動作とダウンカウント動作を交互に繰り返す。
【００１７】
【発明が解決しようとする課題】
しかしながら、信号Ｘは、アップダウンカウンタ２３のクロックとは非同期に変化するため、信号Ｘの変化とクロックの立ち上がりエッジとがタイミング的に競合して、アップダウンカウンタ２３のカウント値が無関係な値に飛んでしまうおそれがある。
【００１８】
特に、電源ノイズ等により外部抵抗モニター回路２１の出力電圧Ｖa，Ｖbが変動すると、信号Ｘの不定期間が長くなり、アップダウンカウンタ２３のクロックの立ち上がりエッジとタイミング的に競合するおそれが高くなる。
【００１９】
また、アップダウンカウンタ２３内の各ＪＫフリップフロップFF１〜FF４のＪ，Ｋ入力端子には、複数段のゲートからなるEXNOR回路１１〜１３が接続されて いるため、各ＪＫフリップフロップごとに、Ｊ，Ｋ入力端子のタイミングのずれ（スキュー）が生じる。
【００２０】
以上の要因により、本来アップダウンカウンタ２３のカウント値が「±１」だけ変化すべきところが、まったく無関係な値に飛んでしまうおそれがあった。このようなカウント値の飛びが発生すると、その飛んだ値からインピーダンス調整をやり直さなければならず、インピーダンス調整に膨大な時間がかかったり、あるいは、インピーダンス調整自体が不可能になるおそれもあった。
【００２１】
本発明は、このような点に鑑みてなされたものであり、その目的は、縦続接続された各フリップフロップの出力が意図しない値になることがない半導体回路を提供することにある。
【００２２】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様によれば、それぞれ共通のクロックでデータ取り込みを行うリング状に接続された複数のフリップフロップを有する半導体回路において、前記複数のフリップフロップのそれぞれに対応して設けられ、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と次段のフリップフロップの出力とのいずれかを選択する複数の入力選択回路と、前記複数のフリップフロップの各段の出力に基づいてインピーダンスを調整するインピーダンス調整手段と、を備え、前記複数のフリップフロップのそれぞれは、対応する前記入力選択回路が選択した信号を前記クロックに同期させて取り込むことを特徴とする半導体回路が提供される。
【００２３】
また、本発明の一態様によれば、フリップフロップでデータを取り込む際に、前段のフリップフロップの出力を取り込むか、後段のフリップフロップの出力を取り込むかを任意に選択できるようにしたため、簡易な構成でアップダウンカウンタを構成できる。
【００２４】
また、本発明の一態様によれば、初期状態のときに、最終段以外のフリップフロップの出力をローレベルに設定し、最終段のフリップフロップの出力をハイレベルに設定するため、１クロック分のパルス幅を有するパルスを生成することができ、このパルスを前後にシフトさせることで、アップダウンカウンタを構成できる。
【００２５】
また、本発明の一態様によれば、それぞれ共通のクロックでデータ取り込みを行う縦続接続された複数のフリップフロップを有する半導体回路において、初段の前記フリップフロップのデータ入力端子に接続された第１の入力選択回路と、初段および最終段の前記フリップフロップ以外の前記フリップフロップそれぞれに対応して設けられ、対応する前記フリップフロップのデータ入力端子に接続された第２の入力選択回路と、最終段の前記フリップフロップのデータ入力端子に接続された第３の入力選択回路と、初期状態のときに出力が第１の論理になり、その後最初のクロックが入力された時点で出力が第２の論理になる初期値設定回路と、を備え、前記第１の入力選択回路は、外部から入力されたシフト方向切替信号の論理に基づいて、前記初期値設定回路の出力と二段目の前記フリップフロップの出力とのいずれかを選択し、前記第２の入力選択回路のそれぞれは、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と次段のフリップフロップの出力とのいずれかを選択し、前記第３の入力選択回路は、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と初段のフリップフロップの出力とのいずれかを選択し、前記複数のフリップフロップのそれぞれは、対応する前記第１〜第３の入力選択回路が選択した信号を前記クロックに同期させて取り込むことを特徴とする半導体回路が提供される。
【００２６】
また、本発明の一態様によれば、初期値設定回路の出力に基づいて、正のパルスまたは負のパルスをフリップフロップで伝搬させることができ、簡易な構成でアップダウンカウンタを構成できる。
【００２７】
また、本発明の一態様によれば、シフト方向切替信号の論理に基づいてシフト方向を切り替えるため、シフト方向の切り替えを行う回路を簡略化できる。
【００２８】
また、本発明の一態様によれば、複数のフリップフロップの出力はカウント誤差が少ないため、複数のフリップフロップの出力を用いてインピーダンス調整を行えば、精度の高いインピーダンス調整を行える。
【００２９】
また、本発明の一態様によれば、フリップフロップの各段の出力をエンコードしてエンコード信号を生成するため、信号線の数を減らすことができる。
【００３０】
また、本発明の一態様によれば、基準インピーダンスとの差に応じてシフト方向切り替え信号の論理を決定するため、基準インピーダンスに等しいインピーダンスが容易に得られる。
【００３１】
【発明の実施の形態】
以下、本発明に係る半導体回路について、図面を参照しながら具体的に説明する。以下に説明する半導体回路は、縦続接続されたレジスタ回路間でシフトパルスのシフト方向を任意に変更できるようにしたものである。
【００３２】
（第１の実施形態）
図１は本発明に係る半導体回路の第１の実施形態のブロック図である。図１の半導体回路は、それぞれ共通のクロックＣＫで動作するｎ個のレジスタ回路REG １〜REGn-1を縦続接続して構成される。各レジスタ回路REG０〜REGn-1は、パル スのシフト方向を切り替えるためのシフト方向選択切替信号Ｘの論理に基づいて、第１および第２の入力端子IN１，IN２のいずかに入力された信号を選択する。
【００３３】
初段を除く他のレジスタ回路REG２〜REGn-1には、前段のレジスタ回路の出力 と、次段のレジスタ回路の出力とが入力される。これらレジスタ回路REG２〜REGn-1は、シフト方向選択切替信号Ｘが「１」のときは前段のレジスタ回路の出力 をクロックＣＫの立ち上がりで取り込み、シフト方向選択切替信号Ｘが「０」のときは次段のレジスタ回路の出力をクロックＣＫの立ち上がりで取り込む。
【００３４】
一方、初段のレジスタ回路REG０は、シフト方向選択切替信号Ｘが「１」のと きは最終段のレジスタ回路REGn-1の出力を取り込み、シフト方向選択切替信号Ｘが「０」のときは二段目のレジスタ回路REG１の出力を取り込む。
【００３５】
図２は図１の最終段以外のレジスタ回路REG0〜REGn-2の内部構成を示す回路図である。図示のように、各レジスタ回路REG０〜REGn-2は、第１および第２のイ ンバータ回路（第１および第２の入力選択回路）１，２と、第１および第２のラッチ回路（フリップフロップ）３，４とを有する。
【００３６】
第１のインバータ回路１は、PMOSトランジスタＱ１，Ｑ２とNMOSトランジスタＱ３，Ｑ４とで構成され、端子UPCに入力されるシフト方向選択切替信号Ｘが「 １」のときに、第１の入力端子IN１に入力された信号を反転出力する。シフト方向選択切替信号Ｘが「０」のときは、第１のインバータ回路１の出力はハイインピーダンス状態になる。
【００３７】
第２のインバータ回路２は、PMOSトランジスタＱ５，Ｑ６とNMOSトランジスタＱ７，Ｑ８とで構成され、端子UPCに入力されるシフト方向選択切替信号Ｘが「 ０」のときに、第２の入力端子IN２に入力された信号を反転出力する。シフト方向選択切替信号Ｘが「１」のときは、第２のインバータ回路２の出力はハイインピーダンス状態になる。
【００３８】
第１のラッチ回路３は、PMOSトランジスタＱ９〜Ｑ12と、NMOSトランジスタＱ13〜Ｑ16と、インバータIV２とで構成され、第１または第２のインバータ回路２の出力をラッチする。
【００３９】
第２のラッチ回路４は、PMOSトランジスタＱ17〜Ｑ20，Ｑ25と、NMOSトランジスタＱ21〜Ｑ24と、インバータIV３とで構成され、第１のラッチ回路３の出力をラッチする。第２のラッチ回路４の出力が各レジスタ回路のＱ出力端子から出力される。
【００４０】
第２のラッチ回路４の出力段のトランジスタＱ25は、レジスタ回路REG0〜REGn-2の出力を初期化するものであり、初期状態のときにトランジスタＱ25はいったんオンする。これにより、最終段以外のレジスタ回路REG0〜REGn-2の各出力は初期状態のときにローレベルに初期化される。
【００４１】
一方、図３は最終段のレジスタ回路REGn-1の内部構成を示す回路図である。図３のレジスタ回路REGn-1は、第２のラッチ回路４の出力段にトランジスタＱ25の代わりにトランジスタＱ26が接続されている点を除いて、図２のレジスタ回路REG0〜REGn-2と同様に構成されている。図３では、図２のレジスタ回路REG0〜REGn-2と共通する構成部分には同一符号を付している。
【００４２】
図３のトランジスタＱ26は、レジスタ回路REGn-1を初期化するものであり、初期状態のときにトランジスタＱ26は所定期間のみオンする。これにより、レジスタ回路REGn-1の出力は初期状態のときにハイレベルに初期化される。
【００４３】
図４は図１の回路の入出力信号のタイミング図である。以下、図４のタイミング図に基づいて、図１の半導体回路の動作を説明する。
【００４４】
図４の時刻ｔ０〜ｔ２まではリセット期間である。この期間内の時刻ｔ０〜ｔ１の間、図３のトランジスタＱ25，Ｑ26がいずれもオンする。これにより、最終段以外のレジスタ回路REG0〜REGn-2の出力はローレベルに初期化され、最終段のレジスタ回路REGn-1の出力はハイレベルに初期化される。
【００４５】
したがって、最初のクロックＣＫが入力される時刻ｔ２には、初段のレジスタ回路REG0の入力端子IN１は「１」になっている。時刻ｔ２のときに、クロックＣＫの立ち上がりエッジが入力されると、初段のレジスタ回路REG0のＱ出力は「１」に変化する。また、最終段のレジスタ回路REGn-1の出力は「０」に変化する。
【００４６】
時刻ｔ３のときに、次のクロックＣＫの立ち上がりエッジが入力されると、二段目のレジスタ回路のＱ出力が「１」に変化するとともに、初段のレジスタ回路のＱ出力は「０」に変化する。以後、クロックＣＫが入力されるたびに、後段側のレジスタ回路のＱ出力が順に「１」に変化する。これにより、クロックＣＫの１クロック分のパルス（以下、シフトパルスと呼ぶ）が順次、後段側にシフトされていく。
【００４７】
一方、図４の時刻ｔ６のときに、シフト方向選択切替信号Ｘがローレベルに変化すると、それ以降、レジスタ回路REG0〜REGn-1内の第２のインバータ回路２の出力が第１のラッチ回路３に入力され、各レジスタ回路REG0〜REGn-1は、次段のレジスタ回路の出力を取り込む。したがって、図４のタイミング図に示すように、シフトパルスのシフト方向が逆になり、図１の回路はダウンカウンタとして動作する。
【００４８】
このように、図１の半導体回路は、シフト方向選択切替信号Ｘが「１」の場合は、初段側から後段側に順次にシフトパルスを転送するアップカウンタとして動作し、シフト方向選択切替信号Ｘが「０」の場合は、後段側から初段側にシフトパルスを転送するダウンカウンタとして動作する。
【００４９】
図１の半導体回路では、図９のアップダウンカウンタ２３と異なり、シフト方向選択切替信号Ｘが多段のゲート回路を通らずに直接レジスタ回路REG0〜REGn-1に入力されるため、各レジスタ回路ごとにシフト方向選択切替信号Ｘの取り込みタイミングのずれ（スキュー）が起きない。
【００５０】
また、シフト方向選択信号ＸとクロックＣＫとが競合して、各レジスタ回路REG0〜REGn-1が誤ったデータを取り込んでも、シフトパルスが前後に１ステップずれるだけであり、次のサイクルで容易に修正できるため、カウント値の精度が悪くなることはない。
【００５１】
したがって、本実施形態のアップダウンカウンタ２３を、図１１と同様の構成のプログラマブル・インピーダンス出力バッファ回路で利用すれば、デバイスの出力バッファのインピーダンスを基準インピーダンスに短時間で精度よく合わせることができる。
【００５２】
図５は本実施形態のアップダウンカウンタ２３を用いてプログラマブル・インピーダンス出力バッファ回路を構成した場合のブロック図である。図５では、図１１と共通する構成部分には同一符号を付している。
【００５３】
図５の回路は、アップダウンカウンタ２３とダミー出力バッファ２４との間に接続されたエンコーダ（エンコード信号生成手段）２５を有する点で、図１１の回路と異なっている。エンコーダ２５は、アップダウンカウンタ２３から出力されたＮビットの出力信号をエンコードして、logＮ／log２ビットのエンコード信号を生成する。
【００５４】
図６（ａ）はエンコーダ２５の回路図、図６（Ｂ）はエンコーダ２５のエンコード処理を示す論理図であり、Ｎ＝８の例を示している。Ｎ＝８の場合、３ビットのエンコード信号が生成される。このエンコード信号に基づいて、図５のダミー出力バッファ２４は、インピーダンス調整を行う。
【００５５】
上述した実施形態では、本実施形態の半導体回路をプログラマブル・インピーダンス出力バッファ回路で利用する例を説明したが、本発明の半導体回路は種々の用途に利用可能である。
【００５６】
また、レジスタ回路REG0〜REGn-1の内部構成は図２および図３に示した回路に限定されない。信号Ｘに応じて入力信号IN１，IN２のいずれかを選択する回路であれば、図２および図３以外の回路で構成してもよい。
【００５７】
（第２の実施形態）
第２の実施形態は、レジスタ回路REG1〜REGn-1をリング状に接続する代わりに、縦続接続したものである。
【００５８】
図７は本発明に係る半導体回路の第２の実施形態のブロック図である。図７の半導体回路は、それぞれ共通のクロックＣＫで動作するｎ個の縦続接続されたレジスタ回路REG0〜REGn-1と、初段のレジスタ回路REG0に接続された初期値設定回路３０とを備えている。
【００５９】
初段のレジスタ回路REG0は、シフト方向選択切替信号Ｘの論理に基づいて、初期値設定回路３０の出力と二段目のレジスタ回路REG2の出力とのいずれかを選択する第１の入力選択回路を有する。
【００６０】
レジスタ回路REG1〜REGn-2はそれぞれ、シフト方向選択切替信号Ｘの論理に基づいて、前段のレジスタ回路の出力と後段のレジスタ回路の出力とのいずれかを選択する第２の入力選択回路を有する。
【００６１】
最終段のレジスタ回路REGn-1は、シフト方向選択切替信号Ｘの論理に基づいて、前段のレジスタ回路REGn-2の出力と初段のレジスタ回路REG0の出力とのいずれかを選択する第３の入力選択回路を有する。
【００６２】
初期値設定回路３０は、ゲートＧ１１，Ｇ１２からなるＲＳフリップフロップ３１と、PMOSトランジスタＱ31，Ｑ32と、NMOSトランジスタＱ33と、インバータIV11，IV12とを有する。
【００６３】
次に、図７の回路の動作を説明する。電源投入により、初期値設定回路３０内のトランジスタＱ31，Ｑ33がともにオンし、初期値設定回路３０の出力はハイレベルになる。
【００６４】
その後、最初のクロックCK1が入力された時点で、トランジスタＱ32がオンし 、初期値設定回路３０はハイレベルになる。
【００６５】
これにより、シフト方向選択切替信号Ｘがハイレベルの間は、レジスタ回路REG0〜REGn-1は、正のパルスをクロックCK1に同期させて順に右方向に伝搬させて いく。すなわち、レジスタ回路REG0〜REGn-1はアップカウンタとして作用する。
【００６６】
一方、シフト方向選択切替信号Ｘがローレベルになると、レジスタ回路REG0〜REGn-1は、正のパルスをクロックCK1に同期させて順に左方向に伝搬させていく 。すなわち、レジスタ回路REG0〜REGn-1はダウンカウンタとして作用する。
【００６７】
このように、図７の回路は、図１と同様にアップダウンカウンタとして作用するため、図５のプログラマブル・インピーダンス出力バッファ回路に用いることができる。
【００６８】
なお、初期値設定回路３０は、初期状態のときにローレベル信号を出力し、最初のクロックでハイレベル信号を出力してもよい。この場合、レジスタ回路REG0〜REGn-1は負のパルスを伝搬させることになるが、アップダウンカウンタとして作用する点は同じである。
【００６９】
【発明の効果】
以上詳細に説明したように、本発明によれば、シフト方向切替信号の論理に応じてシフトパルスのシフト方向を変更できるようにしたため、シフト方向切替信号とクロックＣＫとがタイミング的に競合して、フリップフロップが誤ったデータを取り込んでも、各フリップフロップの出力は±１ステップずれるだけであり、次のクロックＣＫで容易に修正することができる。したがって、フリップフロップの出力結果を利用してインピーダンス調整を行えば、高精度のインピーダンス調整が可能となる。
【００７０】
さらに、本発明によれば、簡易な回路でアップダウンカウンタを構成できるため、実装面積の削減が図れる。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の第１の実施形態のブロック図。
【図２】図１の最終段以外のレジスタ回路の内部構成を示す回路図。
【図３】最終段のレジスタ回路の内部構成を示す回路図。
【図４】図１の回路の入出力信号のタイミング図。
【図５】本実施形態のアップダウンカウンタを用いてプログラマブル・インピーダンス出力バッファ回路を構成した場合のインピーダンス合わせ込み回路部のブロック図。
【図６】（ａ）はエンコーダの回路図、（ｂ）はエンコーダのエンコード処理を示す論理図。
【図７】本発明に係る半導体回路の第２の実施形態のブロック図。
【図８】（ａ）はＪＫフリップフロップのシンボルを示す図、（ｂ）はＪＫフリップフロップの特性図。
【図９】従来のアップダウンカウンタの回路図。
【図１０】図９のアップダウンカウンタの出力タイミング図。
【図１１】図９のアップダウンカウンタを用いて構成されたプログラマブル・インピーダンス出力バッファ回路のインピーダンス合わせ込み回路部のブロック図。
【符号の説明】
１ 第１のインバータ回路
２ 第２のインバータ回路
３ 第１のラッチ回路
４ 第２のラッチ回路
１１〜１３ EXNORゲート
２１ 外部抵抗モニター回路
２２ コンパレータ
２３ アップダウンカウンタ
２４ ダミー出力バッファ
２５ エンコーダ
REG0〜REGn-1 レジスタ回路
【発明の属する技術分野】
本発明は、縦続接続されたフリップフロップを有する半導体回路に関し、特に、フリップフロップを縦続接続してシフトレジスタを構成し、シフトレジスタのシフト方向をシフト方向切替信号により切替可能にした半導体回路に関する。
【０００２】
【従来の技術】
シフトレジスタやカウンタなどに用いられるフリップフロップとして、ＪＫフリップフロップと呼ばれるものがある。ＪＫフリップフロップは、図８（ａ）のようなシンボルで表され、Ｊ入力端子とＫ入力端子の論理に応じて、図８（ｂ）のように出力信号が変化する。
【０００３】
図９はＪＫフリップフロップFF１〜FF４とEXNORゲート１１〜１３とで構成さ れた従来のアップダウンカウンタの回路図である。図９はEXNORゲート１１〜１ ３を３つのNANDゲートＧ１〜Ｇ３で構成した４ビットのアップダウンカウンタの例を示している。
【０００４】
図１０は図９のアップダウンカウンタの出力タイミング図である。以下、図１０のタイミング図に基づいて、図９のアップダウンカウンタの動作を説明する。 NANDゲートＧ１，Ｇ２に入力される信号Ｘはシフト方向を切り替える信号であり、Ｘ＝「１」のときはアップカウンタになり、Ｘ＝「０」のときはダウンカウンタになる。
【０００５】
初段のＪＫフリップフロップのＪ，Ｋ入力端子は「１」に固定されている。初期状態において、すべてのＪＫフリップフロップのＱ出力端子が「０」で、Ｘ＝「１」であると仮定すると、時刻Ｔ１でクロックの立ち上がりが入力されると、初段のＪＫフリップフロップの出力は「１」になる。以後、初段のＪＫフリップフロップの出力は、クロックの立ち上がりが入力されるたびに反転する。
【０００６】
初段のＪＫフリップフロップの出力が「１」のときにクロックの立ち上がりが入力されると、２段目のＪＫフリップフロップの出力は「１」になる（時刻Ｔ２）。以後、２段目のＪＫフリップフロップの出力は、初段のＪＫフリップフロップの２倍の周期で変化する。
【０００７】
また、２段目のＪＫフリップフロップの出力が「１」のときにクロックの立ち上がりが入力されると、３段目のＪＫフリップフロップの出力は「１」になる（時刻Ｔ４）。以後、３段目のＪＫフリップフロップの出力は、２段目のＪＫフリップフロップの２倍の周期で変化する。
【０００８】
このように、図９のカウンタは、後段側のフリップフロップほど周期が長くなり、２のべき乗倍ずつ周期が変化する。これにより、図９のカウンタはアップカウンタとして動作する。
【０００９】
一方、図１０の時刻Ｔ10のときにＸ＝「０」になったとする。Ｘ＝「０」になると、初段以外の各ＪＫフリップフロップのＪ，Ｋ入力端子の論理が反転する。したがって、次のクロックの立ち上がり（時刻Ｔ10）が入力された時点で、各ＪＫフリップフロップのＪ，Ｋ入力端子が「１」であればＱ出力は反転し、Ｊ，Ｋ入力端子が「０」であればＱ出力は直前の論理を保持する。これにより、図９のカウンタは、ダウンカウンタとして動作する。
【００１０】
図１１は図９のアップダウンカウンタを用いて構成されたプログラマブル・インピーダンス出力バッファ回路のブロック図である。図１１の回路は、デバイスの出力バッファのインピーダンスが、外付け抵抗ＲＱの抵抗値に一致するようにインピーダンス調整を行うものである。
【００１１】
このような回路を設ける理由は、システムのバスラインのインピーダンスと、そのバスラインに接続されるデバイスの出力バッファのインピーダンスとが一致していない場合には、反射が起こって高速なデータ伝送が不可能になるためである。図１１の回路は、デバイスの出力バッファのインピーダンスがシステムのバスラインのインピーダンス（図中の外付け抵抗ＲＱ）に一致するように、プロセスのばらつきや動作環境の変化に応じて出力バッファサイズを自動調整するものであり、このような調整によりバスラインの反射を抑制することができる。
【００１２】
図１１の回路は、外部抵抗モニター回路２１と、コンパレータ（差分検出手段）２２と、図９と同様の構成のアップダウンカウンタ２３と、ダミー出力バッファ（インピーダンス調整手段）２４とを備えている。
【００１３】
ダミー出力バッファ２４は、ゲート幅がそれぞれ異なるＮビットのMOSトラン ジスタを並列接続したものである。各MOSトランジスタのゲート幅はそれぞれ、1:2:4:…:２nのように、２のべき乗倍の比率で異なっている。
【００１４】
外部抵抗モニター回路２１は、外付け抵抗ＲＱの抵抗値に応じた電圧Ｖaとダ ミー出力バッファ２４のインピーダンスに応じた電圧Ｖbとを出力する。コンパ レータ２２は、これらの電圧Ｖa，Ｖbを比較し、比較結果に応じた信号Ｘを出力する。この信号Ｘが図９のアップダウンカウンタ２３に入力されるシフト方向切替信号に相当する。
【００１５】
例えば、電圧Ｖaが電圧Ｖbよりも低い場合には、信号Ｘは「１」になり、アップダウンカウンタ２３はアップカウンタとして動作する。また、電圧Ｖaが電圧 Ｖbよりも高い場合には、信号Ｘは「０」になり、アップダウンカウンタ２３は ダウンカウンタとして動作する。
【００１６】
図１１の回路において、インピーダンスの合わせ込みが十分に行われた後は、ダミー出力バッファ２４の選択が１ステップ変化しただけで信号Ｘの論理が反転し、アップダウンカウンタ２３はアップカウント動作とダウンカウント動作を交互に繰り返す。
【００１７】
【発明が解決しようとする課題】
しかしながら、信号Ｘは、アップダウンカウンタ２３のクロックとは非同期に変化するため、信号Ｘの変化とクロックの立ち上がりエッジとがタイミング的に競合して、アップダウンカウンタ２３のカウント値が無関係な値に飛んでしまうおそれがある。
【００１８】
特に、電源ノイズ等により外部抵抗モニター回路２１の出力電圧Ｖa，Ｖbが変動すると、信号Ｘの不定期間が長くなり、アップダウンカウンタ２３のクロックの立ち上がりエッジとタイミング的に競合するおそれが高くなる。
【００１９】
また、アップダウンカウンタ２３内の各ＪＫフリップフロップFF１〜FF４のＪ，Ｋ入力端子には、複数段のゲートからなるEXNOR回路１１〜１３が接続されて いるため、各ＪＫフリップフロップごとに、Ｊ，Ｋ入力端子のタイミングのずれ（スキュー）が生じる。
【００２０】
以上の要因により、本来アップダウンカウンタ２３のカウント値が「±１」だけ変化すべきところが、まったく無関係な値に飛んでしまうおそれがあった。このようなカウント値の飛びが発生すると、その飛んだ値からインピーダンス調整をやり直さなければならず、インピーダンス調整に膨大な時間がかかったり、あるいは、インピーダンス調整自体が不可能になるおそれもあった。
【００２１】
本発明は、このような点に鑑みてなされたものであり、その目的は、縦続接続された各フリップフロップの出力が意図しない値になることがない半導体回路を提供することにある。
【００２２】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様によれば、それぞれ共通のクロックでデータ取り込みを行うリング状に接続された複数のフリップフロップを有する半導体回路において、前記複数のフリップフロップのそれぞれに対応して設けられ、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と次段のフリップフロップの出力とのいずれかを選択する複数の入力選択回路と、前記複数のフリップフロップの各段の出力に基づいてインピーダンスを調整するインピーダンス調整手段と、を備え、前記複数のフリップフロップのそれぞれは、対応する前記入力選択回路が選択した信号を前記クロックに同期させて取り込むことを特徴とする半導体回路が提供される。
【００２３】
また、本発明の一態様によれば、フリップフロップでデータを取り込む際に、前段のフリップフロップの出力を取り込むか、後段のフリップフロップの出力を取り込むかを任意に選択できるようにしたため、簡易な構成でアップダウンカウンタを構成できる。
【００２４】
また、本発明の一態様によれば、初期状態のときに、最終段以外のフリップフロップの出力をローレベルに設定し、最終段のフリップフロップの出力をハイレベルに設定するため、１クロック分のパルス幅を有するパルスを生成することができ、このパルスを前後にシフトさせることで、アップダウンカウンタを構成できる。
【００２５】
また、本発明の一態様によれば、それぞれ共通のクロックでデータ取り込みを行う縦続接続された複数のフリップフロップを有する半導体回路において、初段の前記フリップフロップのデータ入力端子に接続された第１の入力選択回路と、初段および最終段の前記フリップフロップ以外の前記フリップフロップそれぞれに対応して設けられ、対応する前記フリップフロップのデータ入力端子に接続された第２の入力選択回路と、最終段の前記フリップフロップのデータ入力端子に接続された第３の入力選択回路と、初期状態のときに出力が第１の論理になり、その後最初のクロックが入力された時点で出力が第２の論理になる初期値設定回路と、を備え、前記第１の入力選択回路は、外部から入力されたシフト方向切替信号の論理に基づいて、前記初期値設定回路の出力と二段目の前記フリップフロップの出力とのいずれかを選択し、前記第２の入力選択回路のそれぞれは、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と次段のフリップフロップの出力とのいずれかを選択し、前記第３の入力選択回路は、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と初段のフリップフロップの出力とのいずれかを選択し、前記複数のフリップフロップのそれぞれは、対応する前記第１〜第３の入力選択回路が選択した信号を前記クロックに同期させて取り込むことを特徴とする半導体回路が提供される。
【００２６】
また、本発明の一態様によれば、初期値設定回路の出力に基づいて、正のパルスまたは負のパルスをフリップフロップで伝搬させることができ、簡易な構成でアップダウンカウンタを構成できる。
【００２７】
また、本発明の一態様によれば、シフト方向切替信号の論理に基づいてシフト方向を切り替えるため、シフト方向の切り替えを行う回路を簡略化できる。
【００２８】
また、本発明の一態様によれば、複数のフリップフロップの出力はカウント誤差が少ないため、複数のフリップフロップの出力を用いてインピーダンス調整を行えば、精度の高いインピーダンス調整を行える。
【００２９】
また、本発明の一態様によれば、フリップフロップの各段の出力をエンコードしてエンコード信号を生成するため、信号線の数を減らすことができる。
【００３０】
また、本発明の一態様によれば、基準インピーダンスとの差に応じてシフト方向切り替え信号の論理を決定するため、基準インピーダンスに等しいインピーダンスが容易に得られる。
【００３１】
【発明の実施の形態】
以下、本発明に係る半導体回路について、図面を参照しながら具体的に説明する。以下に説明する半導体回路は、縦続接続されたレジスタ回路間でシフトパルスのシフト方向を任意に変更できるようにしたものである。
【００３２】
（第１の実施形態）
図１は本発明に係る半導体回路の第１の実施形態のブロック図である。図１の半導体回路は、それぞれ共通のクロックＣＫで動作するｎ個のレジスタ回路REG １〜REGn-1を縦続接続して構成される。各レジスタ回路REG０〜REGn-1は、パル スのシフト方向を切り替えるためのシフト方向選択切替信号Ｘの論理に基づいて、第１および第２の入力端子IN１，IN２のいずかに入力された信号を選択する。
【００３３】
初段を除く他のレジスタ回路REG２〜REGn-1には、前段のレジスタ回路の出力 と、次段のレジスタ回路の出力とが入力される。これらレジスタ回路REG２〜REGn-1は、シフト方向選択切替信号Ｘが「１」のときは前段のレジスタ回路の出力 をクロックＣＫの立ち上がりで取り込み、シフト方向選択切替信号Ｘが「０」のときは次段のレジスタ回路の出力をクロックＣＫの立ち上がりで取り込む。
【００３４】
一方、初段のレジスタ回路REG０は、シフト方向選択切替信号Ｘが「１」のと きは最終段のレジスタ回路REGn-1の出力を取り込み、シフト方向選択切替信号Ｘが「０」のときは二段目のレジスタ回路REG１の出力を取り込む。
【００３５】
図２は図１の最終段以外のレジスタ回路REG0〜REGn-2の内部構成を示す回路図である。図示のように、各レジスタ回路REG０〜REGn-2は、第１および第２のイ ンバータ回路（第１および第２の入力選択回路）１，２と、第１および第２のラッチ回路（フリップフロップ）３，４とを有する。
【００３６】
第１のインバータ回路１は、PMOSトランジスタＱ１，Ｑ２とNMOSトランジスタＱ３，Ｑ４とで構成され、端子UPCに入力されるシフト方向選択切替信号Ｘが「 １」のときに、第１の入力端子IN１に入力された信号を反転出力する。シフト方向選択切替信号Ｘが「０」のときは、第１のインバータ回路１の出力はハイインピーダンス状態になる。
【００３７】
第２のインバータ回路２は、PMOSトランジスタＱ５，Ｑ６とNMOSトランジスタＱ７，Ｑ８とで構成され、端子UPCに入力されるシフト方向選択切替信号Ｘが「 ０」のときに、第２の入力端子IN２に入力された信号を反転出力する。シフト方向選択切替信号Ｘが「１」のときは、第２のインバータ回路２の出力はハイインピーダンス状態になる。
【００３８】
第１のラッチ回路３は、PMOSトランジスタＱ９〜Ｑ12と、NMOSトランジスタＱ13〜Ｑ16と、インバータIV２とで構成され、第１または第２のインバータ回路２の出力をラッチする。
【００３９】
第２のラッチ回路４は、PMOSトランジスタＱ17〜Ｑ20，Ｑ25と、NMOSトランジスタＱ21〜Ｑ24と、インバータIV３とで構成され、第１のラッチ回路３の出力をラッチする。第２のラッチ回路４の出力が各レジスタ回路のＱ出力端子から出力される。
【００４０】
第２のラッチ回路４の出力段のトランジスタＱ25は、レジスタ回路REG0〜REGn-2の出力を初期化するものであり、初期状態のときにトランジスタＱ25はいったんオンする。これにより、最終段以外のレジスタ回路REG0〜REGn-2の各出力は初期状態のときにローレベルに初期化される。
【００４１】
一方、図３は最終段のレジスタ回路REGn-1の内部構成を示す回路図である。図３のレジスタ回路REGn-1は、第２のラッチ回路４の出力段にトランジスタＱ25の代わりにトランジスタＱ26が接続されている点を除いて、図２のレジスタ回路REG0〜REGn-2と同様に構成されている。図３では、図２のレジスタ回路REG0〜REGn-2と共通する構成部分には同一符号を付している。
【００４２】
図３のトランジスタＱ26は、レジスタ回路REGn-1を初期化するものであり、初期状態のときにトランジスタＱ26は所定期間のみオンする。これにより、レジスタ回路REGn-1の出力は初期状態のときにハイレベルに初期化される。
【００４３】
図４は図１の回路の入出力信号のタイミング図である。以下、図４のタイミング図に基づいて、図１の半導体回路の動作を説明する。
【００４４】
図４の時刻ｔ０〜ｔ２まではリセット期間である。この期間内の時刻ｔ０〜ｔ１の間、図３のトランジスタＱ25，Ｑ26がいずれもオンする。これにより、最終段以外のレジスタ回路REG0〜REGn-2の出力はローレベルに初期化され、最終段のレジスタ回路REGn-1の出力はハイレベルに初期化される。
【００４５】
したがって、最初のクロックＣＫが入力される時刻ｔ２には、初段のレジスタ回路REG0の入力端子IN１は「１」になっている。時刻ｔ２のときに、クロックＣＫの立ち上がりエッジが入力されると、初段のレジスタ回路REG0のＱ出力は「１」に変化する。また、最終段のレジスタ回路REGn-1の出力は「０」に変化する。
【００４６】
時刻ｔ３のときに、次のクロックＣＫの立ち上がりエッジが入力されると、二段目のレジスタ回路のＱ出力が「１」に変化するとともに、初段のレジスタ回路のＱ出力は「０」に変化する。以後、クロックＣＫが入力されるたびに、後段側のレジスタ回路のＱ出力が順に「１」に変化する。これにより、クロックＣＫの１クロック分のパルス（以下、シフトパルスと呼ぶ）が順次、後段側にシフトされていく。
【００４７】
一方、図４の時刻ｔ６のときに、シフト方向選択切替信号Ｘがローレベルに変化すると、それ以降、レジスタ回路REG0〜REGn-1内の第２のインバータ回路２の出力が第１のラッチ回路３に入力され、各レジスタ回路REG0〜REGn-1は、次段のレジスタ回路の出力を取り込む。したがって、図４のタイミング図に示すように、シフトパルスのシフト方向が逆になり、図１の回路はダウンカウンタとして動作する。
【００４８】
このように、図１の半導体回路は、シフト方向選択切替信号Ｘが「１」の場合は、初段側から後段側に順次にシフトパルスを転送するアップカウンタとして動作し、シフト方向選択切替信号Ｘが「０」の場合は、後段側から初段側にシフトパルスを転送するダウンカウンタとして動作する。
【００４９】
図１の半導体回路では、図９のアップダウンカウンタ２３と異なり、シフト方向選択切替信号Ｘが多段のゲート回路を通らずに直接レジスタ回路REG0〜REGn-1に入力されるため、各レジスタ回路ごとにシフト方向選択切替信号Ｘの取り込みタイミングのずれ（スキュー）が起きない。
【００５０】
また、シフト方向選択信号ＸとクロックＣＫとが競合して、各レジスタ回路REG0〜REGn-1が誤ったデータを取り込んでも、シフトパルスが前後に１ステップずれるだけであり、次のサイクルで容易に修正できるため、カウント値の精度が悪くなることはない。
【００５１】
したがって、本実施形態のアップダウンカウンタ２３を、図１１と同様の構成のプログラマブル・インピーダンス出力バッファ回路で利用すれば、デバイスの出力バッファのインピーダンスを基準インピーダンスに短時間で精度よく合わせることができる。
【００５２】
図５は本実施形態のアップダウンカウンタ２３を用いてプログラマブル・インピーダンス出力バッファ回路を構成した場合のブロック図である。図５では、図１１と共通する構成部分には同一符号を付している。
【００５３】
図５の回路は、アップダウンカウンタ２３とダミー出力バッファ２４との間に接続されたエンコーダ（エンコード信号生成手段）２５を有する点で、図１１の回路と異なっている。エンコーダ２５は、アップダウンカウンタ２３から出力されたＮビットの出力信号をエンコードして、logＮ／log２ビットのエンコード信号を生成する。
【００５４】
図６（ａ）はエンコーダ２５の回路図、図６（Ｂ）はエンコーダ２５のエンコード処理を示す論理図であり、Ｎ＝８の例を示している。Ｎ＝８の場合、３ビットのエンコード信号が生成される。このエンコード信号に基づいて、図５のダミー出力バッファ２４は、インピーダンス調整を行う。
【００５５】
上述した実施形態では、本実施形態の半導体回路をプログラマブル・インピーダンス出力バッファ回路で利用する例を説明したが、本発明の半導体回路は種々の用途に利用可能である。
【００５６】
また、レジスタ回路REG0〜REGn-1の内部構成は図２および図３に示した回路に限定されない。信号Ｘに応じて入力信号IN１，IN２のいずれかを選択する回路であれば、図２および図３以外の回路で構成してもよい。
【００５７】
（第２の実施形態）
第２の実施形態は、レジスタ回路REG1〜REGn-1をリング状に接続する代わりに、縦続接続したものである。
【００５８】
図７は本発明に係る半導体回路の第２の実施形態のブロック図である。図７の半導体回路は、それぞれ共通のクロックＣＫで動作するｎ個の縦続接続されたレジスタ回路REG0〜REGn-1と、初段のレジスタ回路REG0に接続された初期値設定回路３０とを備えている。
【００５９】
初段のレジスタ回路REG0は、シフト方向選択切替信号Ｘの論理に基づいて、初期値設定回路３０の出力と二段目のレジスタ回路REG2の出力とのいずれかを選択する第１の入力選択回路を有する。
【００６０】
レジスタ回路REG1〜REGn-2はそれぞれ、シフト方向選択切替信号Ｘの論理に基づいて、前段のレジスタ回路の出力と後段のレジスタ回路の出力とのいずれかを選択する第２の入力選択回路を有する。
【００６１】
最終段のレジスタ回路REGn-1は、シフト方向選択切替信号Ｘの論理に基づいて、前段のレジスタ回路REGn-2の出力と初段のレジスタ回路REG0の出力とのいずれかを選択する第３の入力選択回路を有する。
【００６２】
初期値設定回路３０は、ゲートＧ１１，Ｇ１２からなるＲＳフリップフロップ３１と、PMOSトランジスタＱ31，Ｑ32と、NMOSトランジスタＱ33と、インバータIV11，IV12とを有する。
【００６３】
次に、図７の回路の動作を説明する。電源投入により、初期値設定回路３０内のトランジスタＱ31，Ｑ33がともにオンし、初期値設定回路３０の出力はハイレベルになる。
【００６４】
その後、最初のクロックCK1が入力された時点で、トランジスタＱ32がオンし 、初期値設定回路３０はハイレベルになる。
【００６５】
これにより、シフト方向選択切替信号Ｘがハイレベルの間は、レジスタ回路REG0〜REGn-1は、正のパルスをクロックCK1に同期させて順に右方向に伝搬させて いく。すなわち、レジスタ回路REG0〜REGn-1はアップカウンタとして作用する。
【００６６】
一方、シフト方向選択切替信号Ｘがローレベルになると、レジスタ回路REG0〜REGn-1は、正のパルスをクロックCK1に同期させて順に左方向に伝搬させていく 。すなわち、レジスタ回路REG0〜REGn-1はダウンカウンタとして作用する。
【００６７】
このように、図７の回路は、図１と同様にアップダウンカウンタとして作用するため、図５のプログラマブル・インピーダンス出力バッファ回路に用いることができる。
【００６８】
なお、初期値設定回路３０は、初期状態のときにローレベル信号を出力し、最初のクロックでハイレベル信号を出力してもよい。この場合、レジスタ回路REG0〜REGn-1は負のパルスを伝搬させることになるが、アップダウンカウンタとして作用する点は同じである。
【００６９】
【発明の効果】
以上詳細に説明したように、本発明によれば、シフト方向切替信号の論理に応じてシフトパルスのシフト方向を変更できるようにしたため、シフト方向切替信号とクロックＣＫとがタイミング的に競合して、フリップフロップが誤ったデータを取り込んでも、各フリップフロップの出力は±１ステップずれるだけであり、次のクロックＣＫで容易に修正することができる。したがって、フリップフロップの出力結果を利用してインピーダンス調整を行えば、高精度のインピーダンス調整が可能となる。
【００７０】
さらに、本発明によれば、簡易な回路でアップダウンカウンタを構成できるため、実装面積の削減が図れる。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の第１の実施形態のブロック図。
【図２】図１の最終段以外のレジスタ回路の内部構成を示す回路図。
【図３】最終段のレジスタ回路の内部構成を示す回路図。
【図４】図１の回路の入出力信号のタイミング図。
【図５】本実施形態のアップダウンカウンタを用いてプログラマブル・インピーダンス出力バッファ回路を構成した場合のインピーダンス合わせ込み回路部のブロック図。
【図６】（ａ）はエンコーダの回路図、（ｂ）はエンコーダのエンコード処理を示す論理図。
【図７】本発明に係る半導体回路の第２の実施形態のブロック図。
【図８】（ａ）はＪＫフリップフロップのシンボルを示す図、（ｂ）はＪＫフリップフロップの特性図。
【図９】従来のアップダウンカウンタの回路図。
【図１０】図９のアップダウンカウンタの出力タイミング図。
【図１１】図９のアップダウンカウンタを用いて構成されたプログラマブル・インピーダンス出力バッファ回路のインピーダンス合わせ込み回路部のブロック図。
【符号の説明】
１ 第１のインバータ回路
２ 第２のインバータ回路
３ 第１のラッチ回路
４ 第２のラッチ回路
１１〜１３ EXNORゲート
２１ 外部抵抗モニター回路
２２ コンパレータ
２３ アップダウンカウンタ
２４ ダミー出力バッファ
２５ エンコーダ
REG0〜REGn-1 レジスタ回路
Claims (6)
- それぞれ共通のクロックでデータ取り込みを行うリング状に接続された複数のフリップフロップを有する半導体回路において、
前記複数のフリップフロップのそれぞれに対応して設けられ、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と次段のフリップフロップの出力とのいずれかを選択する複数の入力選択回路と、
前記複数のフリップフロップの各段の出力に基づいてインピーダンスを調整するインピーダンス調整手段と、を備え、
前記複数のフリップフロップのそれぞれは、対応する前記入力選択回路が選択した信号を前記クロックに同期させて取り込むことを特徴とする半導体回路。 - 前記複数のフリップフロップのうち最終段以外のフリップフロップは、初期状態のときにローレベルに設定され、最終段のフリップフロップは初期状態のときにハイレベルに設定されることを特徴とする請求項１に記載の半導体回路。
- それぞれ共通のクロックでデータ取り込みを行う縦続接続された複数のフリップフロップを有する半導体回路において、
初段の前記フリップフロップのデータ入力端子に接続された第１の入力選択回路と、
初段および最終段の前記フリップフロップ以外の前記フリップフロップそれぞれに対応して設けられ、対応する前記フリップフロップのデータ入力端子に接続された第２の入力選択回路と、
最終段の前記フリップフロップのデータ入力端子に接続された第３の入力選択回路と、
初期状態のときに出力が第１の論理になり、その後最初のクロックが入力された時点で出力が第２の論理になる初期値設定回路と、を備え、
前記第１の入力選択回路は、外部から入力されたシフト方向切替信号の論理に基づいて、前記初期値設定回路の出力と二段目の前記フリップフロップの出力とのいずれかを選択し、
前記第２の入力選択回路のそれぞれは、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と次段のフリップフロップの出力とのいずれかを選択し、
前記第３の入力選択回路は、前記シフト方向切替信号の論理に基づいて、前段のフリップフロップの出力と初段のフリップフロップの出力とのいずれかを選択し、
前記複数のフリップフロップのそれぞれは、対応する前記第１〜第３の入力選択回路が選択した信号を前記クロックに同期させて取り込むことを特徴とする半導体回路。 - 前記入力選択回路のそれぞれは、前記シフト方向切替信号が前記第１の論理のときは前段のフリップフロップ出力を取り込み、かつ、前記シフト方向切替信号が前記第２の論理のときは次段のフリップフロップの出力を取り込むことを特徴とする請求項１〜３のいずれかに記載の半導体回路。
- 前記複数のフリップフロップの段数は、Ｎ段（Ｎは４以上の２のべき乗）であり、
前記複数のフリップフロップの各段の出力をエンコードして、（logＮ／log２）個のエンコード信号を生成するエンコード信号生成手段をさらに備え、
前記インピーダンス調整手段は、前記エンコード信号に基づいてインピーダンスを調整することを特徴とする請求項１〜４のいずれかに記載の半導体回路。 - 前記インピーダンス調整手段により調整されたインピーダンスと、基準インピーダンスとの差分に基づいて前記シフト方向切替信号の論理を決定する差分検出手段を備えることを特徴とする請求項１〜５のいずれかに記載の半導体回路。
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