CN114003086B - 一种时钟切换电路、时钟系统、芯片和电子设备 - Google Patents

Abstract

本申请实施例提供一种时钟切换电路、时钟系统、芯片和电子设备，该时钟切换电路包括：第一级联电路，包括由第一时钟信号驱动的多个第一寄存器，且第一级联电路被配置为当多个第一寄存器中任意一个第一寄存器的采样值为零值时，则启动关闭第一时钟信号的动作；第二级联电路，包括由第二时钟信号驱动的多个第二寄存器，且第二级联电路被配置为当多个第二寄存器中所有第二寄存器的采样值为非零值时，则确定将系统时钟信号切换为第二时钟信号；其中，第一时钟信号和第二时钟信号属于频率不同的时钟信号。借助于上述技术方案，本申请实施例能够解决现有技术中存在着的由于时钟切换存在毛刺导致的系统错误的问题。

Description

一种时钟切换电路、时钟系统、芯片和电子设备

技术领域

本申请涉及集成电路领域，尤其涉及一种时钟切换电路、时钟系统、芯片和电子设备。

背景技术

随着多时钟技术被应用到芯片，通常在芯片运行时需要切换不同的时钟源。以及，两个不同的时钟源发出的时钟信号可能是完全不相关的，即两个时钟信号的频率和相位可能均不相关，也可能存在一定的相位关系或者频率倍数关系。

但是，不论是何种时钟信号的关系，不可靠的切换可能会导致在切换时钟源的过程中引入毛刺(glitch)信号，这些毛刺信号可能会被一部分触发器(flip-flop)捕获到边沿，而另一部分触发器则忽略了该边沿，在这种情况下，会导致输出逻辑错误。

因此，目前急需一种设计稳定可靠的时钟切换电路。

发明内容

本申请实施例的目的在于提供一种时钟切换电路、时钟系统、芯片和电子设备，以实现两种不同频率的时钟信号的干净切换的效果。

第一方面，本申请实施例提供了一种时钟切换电路，包括：第一级联电路，包括由第一时钟信号驱动的多个第一寄存器，且第一级联电路被配置为当多个第一寄存器中任意一个第一寄存器的采样值为零值时，则启动关闭第一时钟信号的动作；第二级联电路，包括由第二时钟信号驱动的多个第二寄存器，且第二级联电路被配置为当多个第二寄存器中所有第二寄存器的采样值为非零值时，则确定将系统时钟信号切换为第二时钟信号；其中，第一时钟信号和第二时钟信号属于频率不同的时钟信号。

因此，借助于上述技术方案，本申请实施例能够通过时钟选择信号和两路级联电路来实现两路不同频率的时钟信号的干净切换，从而解决了现有技术中存在着的由于时钟切换存在毛刺导致的系统错误的问题。

在一个可能的实施例中，第一级联电路的第一寄存器的数量是由第一时钟信号的频率和第二时钟信号的频率确定的；以及，第二级联电路的第二寄存器的数量是由第一时钟信号的频率和第二时钟信号的频率确定的。

在一个可能的实施例中，多个第一寄存器包括：第一同步触发器，其中，第一同步触发器的输入端与时钟选择信号取反后的信号连接，第一同步触发器的时钟控制端与第一时钟信号连接；以及，多个级联的第一延时触发器，其中，多个级联的第一延时触发器中首个第一延时触发器的输入端与第一同步触发器的输出端连接，多个级联的第一延时触发器中次个第一延时触发器的输入端与首个第一延时触发器的输出端连接，以此类推，多个级联的第一延时触发器中后一个第一延时触发器的输入端与前一个第一延时触发器的输出端连接，且多个级联的第一延时触发器中每个第一延时触发器的时钟控制端均与第一时钟信号连接；其中，多个级联的第一延时触发器的最后一个第一延时触发器的输出端作为第一级联电路的输出端。

在一个可能的实施例中，通过如下公式确定第一级联电路包括的第一延时触发器的最少数量：

(0.5+n)*T₀＞1.5T₁；

其中，n表示第一级联电路包括的第一延时触发器的最少数量，T₀表示第一时钟信号的周期，T₁表示第二时钟信号的周期。

在一个可能的实施例中，多个第二寄存器包括：第二同步触发器，其中，第二同步触发器的输入端与时钟选择信号连接，第二同步触发器的时钟控制端与第二时钟信号连接；以及，多个级联的第二延时触发器，其中，多个级联的第二延时触发器中首个第二延时触发器的输入端与第二同步触发器的输出端连接，多个级联的第二延时触发器中次个第二延时触发器的输入端与首个第二延时触发器的输出端连接，以此类推，多个级联的第二延时触发器中后一个第二延时触发器的输入端与前一个第二延时触发器的输出端连接，且多个级联的第二延时触发器中每个第二延时触发器的时钟控制端均与第二时钟信号连接；其中，多个级联的第二延时触发器的最后一个第二延时触发器的输出端作为第二级联电路的输出端。

在一个可能的实施例中，通过如下公式确定第二级联电路包括的第二延时触发器的最少数量：

(0.5+m)*T₁＞1.5T₀；

其中，m表示第二级联电路包括的第二延时触发器的最少数量，T₀表示第一时钟信号的周期，T₁表示第二时钟信号的周期。

在一个可能的实施例中，多个第一寄存器中每个第一寄存器均被配置为采用下降沿采样方式进行采样，多个第二寄存器中每个第二寄存器均被配置为采用上升沿方式进行采样。

第二方面，本申请实施例提供了一种时钟系统，该时钟系统包括：

第一晶体振荡器，被配置为产生第一时钟信号；

第二晶体振荡器，被配置为产生第二时钟信号；

如第一方面所述的时钟切换电路，其中，所述时钟切换电路的第一级联电路包括的每个第一寄存器的时钟控制端均与传输所述第一时钟信号的信号线连接，所述时钟切换电路的第二级联电路包括的每个第二寄存器的时钟控制端均与传输所述第二时钟信号的信号线连接。

第三方面，本申请实施例提供了一种芯片，该芯片包括：如第二方面所述的时钟系统。

第四方面，本申请实施例提供了一种电子设备，该电子设备包括：如第三方面所述的芯片。

为使本申请实施例所要实现的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示出了现有技术中示出的一种时钟切换电路的结构示意图；

图2示出了本申请实施例提供的一种时钟切换电路的结构示意图；

图3示出了本申请实施例提供的一种第一级联电路的结构示意图；

图4示出了本申请实施例提供的一种第二级联电路的结构示意图；

图5示出了本申请实施例提供的一种时钟系统的结构示意图；

图6示出了本申请实施例提供的一种芯片的结构示意图；

图7示出了本申请实施例提供的一种电子设备的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

请参见图1，图1示出了现有技术中示出的一种时钟切换电路的结构示意图。如图1所示，时钟切换电路为一个纯逻辑组合，输出时钟信号(即clk_out)可以由时钟选择信号(即sel)控制，当输出时钟信号为1(或者非零值)时，输出为clk1，反之，输出为clk0。

但是，对于如图1所示的现有的时钟切换电路而言，当进行时钟切换时，切换后的时钟很可能会有毛刺产生。例如，当时钟选择信号发生翻转时，由于切换信号的时刻是不固定的，所以可能会产生毛刺。如果把这个毛刺当成正常的时钟脉冲，很可能出现数据和信号的错误改变，这可能会引发致命的系统错误。

基于此，本申请实施例巧妙地提出了一种时钟切换电路，该时钟切换电路包括第一级联电路和第二级联电路。其中，第一级联电路包括由第一时钟信号驱动的多个第一寄存器，且第一级联电路被配置为当多个第一寄存器中任意一个第一寄存器的采样值为零值时，则启动关闭第一时钟信号的动作，以及第二级联电路包括由第二时钟信号驱动的多个第二寄存器，且第二级联电路被配置为当多个第二寄存器中所有第二寄存器的采样值为非零值时，则确定将系统时钟信号切换为与第一时钟信号频率不同的第二时钟信号。

因此，借助于上述技术方案，本申请实施例能够通过时钟选择信号和两路级联电路来实现两路不同频率的时钟信号的干净切换，从而解决了现有技术中存在着的由于时钟切换存在毛刺导致的系统错误的问题。

为了便于理解本申请实施例，下面对本申请实施例涉及的一些术语进行解释如下：

“时钟”：它可以理解为一个根据同步节拍而进行同步工作的系统，芯片内部有CPU和一系列的内部和外部外设，这些都要同步的进行工作，需要有一个共同时钟系统来同步指挥，就芯片的时钟，时钟可以产生同步信号，来指挥CPU和外设进行同步工作。

请参见图2，图2示出了本申请实施例提供的一种时钟切换电路的结构示意图。如图2所示，该时钟切换电路包括第一级联电路210、第二级联电路220以及分别与第一级联电路210和第二级联电路220连接的输出模块230。其中，第一级联电路210的输入包括第一时钟信号(即clk0)和时钟选择信号取反后的信号(即～sel)，以及第二级联电路220的输入包括第二时钟信号(即clk1)和时钟选择信号(即sel)。

应理解，第一级联电路210的具体结构可根据实际需求来进行设置，本申请实施例并不局限于此。

可选地，该第一级联电路210可包括由第一时钟信号驱动的多个第一寄存器，且第一级联电路210被配置为当多个第一寄存器中任意一个第一寄存器的采样值为零值时，则启动关闭第一时钟信号的动作。

还应理解，第一级联电路210中多个第一寄存器的具体连接方式和具体数量等均可根据实际需求来进行设置。

可选地，如图3所示，图3示出了本申请实施例提供的一种第一级联电路的结构示意图。如图3所示，该第一级联电路可包括：一个第一同步触发器(例如，第一同步D触发器)，其中，第一同步触发器的输入端D与时钟选择信号取反后的信号连接，第一同步触发器的时钟控制端CK与第一时钟信号连接；以及，设置在第一同步触发器之后的多个级联的第一延时触发器(例如，n个级联的第一延时D触发器)，其中，多个级联的第一延时触发器中首个第一延时触发器的输入端D与第一同步触发器的输出端Q连接，多个级联的第一延时触发器中次个第一延时触发器的输入端D与首个第一延时触发器的输出端Q连接，以此类推，多个级联的第一延时触发器中后一个第一延时触发器的输入端D与前一个第一延时触发器的输出端Q连接(例如，第四个第一延时触发器的输入端D与第四个第一延时触发器前面的第三个第一延时触发器的输出端Q连接)，且多个级联的第一延时触发器中每个第一延时触发器的时钟控制端CK均与第一时钟信号连接；其中，多个级联的第一延时触发器的最后一个第一延时触发器的输出端Q作为第一级联电路的输出端。以及，这些第一延时触发器用于保证当采样到一个零值就开始关闭，以避免造成关闭不干净的技术问题。

这里需要说明的是，图3中多个级联的第一延时触发器的先后顺序是从图3的左侧向右侧排序确定的(例如，图3中的第一延时触发器1可表示首个第一延时触发器，第一延时触发器n可表示最后一个第一延时触发器)。

还应理解，第一级联电路中的第一延时触发器的实际数量可根据实际需求来进行设置，只要保证第一延时触发器的实际数量不少于第一延时触发器的最少数量即可，本申请实施例并不局限于此。

可选地，可通过如下公式确定第一级联电路包括的第一延时触发器的最少数量：

(0.5+n)*T₀＞1.5T₁；

其中，n表示第一级联电路包括的第一延时触发器的最少数量，T₀表示待切换的第一时钟信号的周期，T₁表示第二时钟信号的周期。

例如，在第一时钟信号clk0为10M赫兹(即T₀为100ns)并且第二时钟信号clk1为30M赫兹(即T₁为33ns)的情况下，通过上述公式可以确定，第一延时触发器的最少数量为5个，则第一级联电路可包括一个第一同步触发器和至少5个第一延时触发器，从而可保证被关闭的时钟关闭干净。

这里需要说明的是，在第一级联电路中第一延时触发器的最少数量可以是根据第一时钟信号的频率和第二时钟信号的频率确定的基础上，第一级联电路的第一寄存器的数量可以看作是由第一时钟信号的频率和第二时钟信号的频率确定的。

这里还需要说明的是，虽然图3是以第一级联电路包括一个第一同步触发器为例来进行描述的，但本领域的技术人员应当理解，该第一级联电路中第一同步触发器的具体个数可根据实际需要求来进行设置，只要保证第一级联电路包括至少一个第一同步触发器即可，本申请实施例并不于此。

还应理解，图1中第二级联电路220的具体结构也可根据实际需求来进行设置，本申请实施例并不局限于此。

可选地，该第二级联电路220可包括由第二时钟信号驱动的多个第二寄存器，且第二级联电路220被配置为当多个第二寄存器中所有第二寄存器的采样值为非零值时，则确定将系统时钟信号切换为第二时钟信号。其中，第一时钟信号和第二时钟信号属于频率不同的时钟信号。

还应理解，第二级联电路220中多个第二寄存器的具体连接方式和具体数量等均可根据实际需求来进行设置。

可选地，请参见图4，图4示出了本申请实施例提供的一种第二级联电路的结构示意图。如图4所示，该第二级联电路可包括：一个第二同步触发器(例如，第二同步D触发器)，其中，第二同步触发器的输入端D与时钟选择信号连接，第二同步触发器的时钟控制端CK与第二时钟信号连接；以及，设置在第二同步触发器之后的多个级联的第二延时触发器(例如，m个级联的第二延时D触发器)，其中，多个级联的第二延时触发器中首个第二延时触发器的输入端D与第二同步触发器的输出端Q连接，多个级联的第二延时触发器中次个第二延时触发器的输入端D与首个第二延时触发器的输出端Q连接，以此类推，多个级联的第二延时触发器中后一个第二延时触发器的输入端D与前一个第二延时触发器的输出端Q连接(例如，第四个第二延时触发器的输入端D与第四个第二延时触发器前面的第三个第二延时触发器的输出端Q连接)，且多个级联的第二延时触发器中每个第二延时触发器的时钟控制端CK均与第二时钟信号连接；其中，多个级联的第二延时触发器的最后一个第二延时触发器的输出端Q作为第二级联电路的输出端，后续可由第二时钟信号为相应单元(例如，芯片中的计算单元等)提供时钟驱动信号，并驱动数字电路中的元器件工作。以及，这些第二延时触发器用于保证在所有第二延时触发器的采样值为非零值时才打开。

这里需要说明的是，图3中多个级联的第二延时触发器的先后顺序是从图4的左侧向右侧排序确定的(例如，图4中的第二延时触发器1可表示首个第二延时触发器，第二延时触发器m可表示最后一个第二延时触发器)。

还应理解，第二级联电路中的第二延时触发器的实际数量可根据实际需求来进行设置，只要保证第二延时触发器的实际数量不少于第二延时触发器的最少数量即可，本申请实施例并不局限于此。

可选地，可通过如下公式确定第二级联电路包括的第二延时触发器的最少数量：

(0.5+m)*T₁＞1.5T₀；

其中，m表示第二级联电路包括的第二延时触发器的最少数量，T₀表示待切换的第一时钟信号的周期，T₁表示第二时钟信号的周期。

例如，在第一时钟信号clk0为10M赫兹(即T₀为100ns)并且第二时钟信号clk1为30M赫兹(即T₁为33ns)的情况下，通过上述公式可以确定，第二延时触发器的最少数量为5个，则第二级联电路可包括一个第二同步触发器和至少5个第二延时触发器。

这里需要说明的是，在第二级联电路中第二延时触发器的最少数量可以是根据第一时钟信号的频率和第二时钟信号的频率确定的基础上，第二级联电路的第二寄存器的数量可以看作是由第一时钟信号的频率和第二时钟信号的频率确定的。

这里还需要说明的是，虽然图4是以第二级联电路包括一个第二同步触发器为例来进行描述的，但本领域的技术人员应当理解，该第二级联电路中第二同步触发器的具体个数可根据实际需要求来进行设置，只要保证第二级联电路包括至少一个第二同步触发器即可，本申请实施例并不于此。

这里还需要说明的是，第一级联电路的采样方式和第二级联电路的采样方式均可根据实际需求来进行设置，本申请实施例并不局限于此。

例如，多个第一寄存器中每个第一寄存器均被配置为采用下降沿采样方式进行采样，多个第二寄存器中每个第二寄存器均被配置为采用上升沿方式进行采样。

再例如，多个第一寄存器中每个第一寄存器均被配置为采用上升沿采样方式进行采样，多个第二寄存器中每个第二寄存器均被配置为采用下降沿方式进行采样。

还应理解，图1中输出模块230的具体装置也可根据实际需求来进行设置，本申请实施例并不局限于此。

可选地，该输出模块230可以为或门，也可以为选择器等。

这里需要说明的是，在图3和图4的基础上，该第一级联电路和第二级联电路构成的电路最终输出的时钟信号为：

clk＝sel0&clk0+sel1&clk1；

sel0＝Q₁&(||(Q₂～Q_n)；

sel1＝Q’₁&(||(Q’₂～Q’_m)；

其中，clk表示最终输出的时钟信号，clk0为第一时钟信号，clk1为第二时钟信号，Q_n可表示第n个第一延时触发器的输出端Q输出的信号，Q’_m表示第m个第二延时触发器的输出端Q输出的信号。

因此，本申请实施例可通过设置时钟选择信号，并通过两路级联电路可实现两中不同频率的时钟信号的干净切换。

应理解，虽然上面对本申请实施例的时钟切换电路进行了介绍，但本领域的技术人员应当理解，其可根据实际需求对时钟切换电路进行相关调整，并且调整后的方案也属于本申请实施例的保护范畴。

继续参见图5，图5示出了本申请实施例提供的一种时钟系统500的结构示意图。如图5所示，该时钟系统500包括：

第一晶体振荡器510，被配置为产生第一时钟信号；

第二晶体振荡器520，被配置为产生第二时钟信号；

时钟切换电路530，其中，时钟切换电路530的第一级联电路包括的每个第一寄存器的时钟控制端均与传输第一时钟信号的信号线连接，时钟切换电路530的第二级联电路包括的每个第二寄存器的时钟控制端均与传输第二时钟信号的信号线连接。

应理解，该时钟切换电路530与图2所介绍的时钟切换电路是相同的，具体可参见图2的相关描述，在此不再赘述。

继续参见图6，图6示出了本申请实施例提供的一种芯片600的结构示意图。如图6所示，该芯片600包括时钟系统610。

应理解，该时钟系统610与图5所介绍的时钟系统500是相同的，具体可参见图5的相关描述，在此不再赘述。

继续参见图7，图7示出了本申请实施例提供的一种电子设备700的结构示意图。如图7所示，该电子设备700包括芯片710。

应理解，该芯片710与图6所介绍的芯片600是相同的，具体可参见图6的相关描述，在此不再赘述。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (9)

1.一种时钟切换电路，其特征在于，包括：

第一级联电路，包括由第一时钟信号驱动的多个第一寄存器，且所述第一级联电路被配置为当所述多个第一寄存器中任意一个第一寄存器的采样值为零值时，则启动关闭所述第一时钟信号的动作；

第二级联电路，包括由第二时钟信号驱动的多个第二寄存器，且所述第二级联电路被配置为当所述多个第二寄存器中所有第二寄存器的采样值为非零值时，则确定将系统时钟信号切换为所述第二时钟信号；

其中，所述第一时钟信号和所述第二时钟信号属于频率不同的时钟信号；

所述多个第一寄存器包括：

第一同步触发器，其中，所述第一同步触发器的输入端与时钟选择信号取反后的信号连接，所述第一同步触发器的时钟控制端与所述第一时钟信号连接；以及，

多个级联的第一延时触发器，其中，多个级联的第一延时触发器中首个第一延时触发器的输入端与所述第一同步触发器的输出端连接，所述多个级联的第一延时触发器中次个第一延时触发器的输入端与所述首个第一延时触发器的输出端连接，以此类推，所述多个级联的第一延时触发器中后一个第一延时触发器的输入端与前一个第一延时触发器的输出端连接，且所述多个级联的第一延时触发器中每个第一延时触发器的时钟控制端均与所述第一时钟信号连接；

其中，所述多个级联的第一延时触发器的最后一个第一延时触发器的输出端作为所述第一级联电路的输出端。

2.根据权利要求1所述的时钟切换电路，其特征在于，所述第一级联电路的第一寄存器的数量是由所述第一时钟信号的频率和所述第二时钟信号的频率确定的；以及，

所述第二级联电路的第二寄存器的数量是由所述第一时钟信号的频率和所述第二时钟信号的频率确定的。

3.根据权利要求2所述的时钟切换电路，其特征在于，通过如下公式确定所述第一级联电路包括的第一延时触发器的最少数量：

(0.5+n)*T₀＞1.5T₁；

其中，n表示所述第一级联电路包括的第一延时触发器的最少数量，T₀表示所述第一时钟信号的周期，T₁表示所述第二时钟信号的周期。

4.如权利要求2所述的时钟切换电路，其特征在于，所述多个第二寄存器包括：

第二同步触发器，其中，所述第二同步触发器的输入端与时钟选择信号连接，所述第二同步触发器的时钟控制端与所述第二时钟信号连接；以及，

多个级联的第二延时触发器，其中，所述多个级联的第二延时触发器中首个第二延时触发器的输入端与所述第二同步触发器的输出端连接，所述多个级联的第二延时触发器中次个第二延时触发器的输入端与所述首个第二延时触发器的输出端连接，以此类推，所述多个级联的第二延时触发器中后一个第二延时触发器的输入端与前一个第二延时触发器的输出端连接，且所述多个级联的第二延时触发器中每个第二延时触发器的时钟控制端均与所述第二时钟信号连接；

其中，所述多个级联的第二延时触发器的最后一个第二延时触发器的输出端作为所述第二级联电路的输出端。

5.根据权利要求4所述的时钟切换电路，其特征在于，通过如下公式确定所述第二级联电路包括的第二延时触发器的最少数量：

(0.5+m)*T₁＞1.5T₀；

其中，m表示所述第二级联电路包括的第二延时触发器的最少数量，T₀表示所述第一时钟信号的周期，T₁表示所述第二时钟信号的周期。

6.根据权利要求1所述的时钟切换电路，其特征在于，所述多个第一寄存器中每个第一寄存器均被配置为采用下降沿采样方式进行采样，所述多个第二寄存器中每个第二寄存器均被配置为采用上升沿方式进行采样。

7.一种时钟系统，其特征在于，包括：

第一晶体振荡器，被配置为产生第一时钟信号；

第二晶体振荡器，被配置为产生第二时钟信号；

采用权利要求1-6任一项所述的时钟切换电路，其中，所述时钟切换电路的第一级联电路包括的每个第一寄存器的时钟控制端均与传输所述第一时钟信号的信号线连接，所述时钟切换电路的第二级联电路包括的每个第二寄存器的时钟控制端均与传输所述第二时钟信号的信号线连接。

8.一种芯片，其特征在于，包括：如权利要求7所述的时钟系统。

9.一种电子设备，其特征在于，包括：如权利要求8所述的芯片。

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