CN111147053B - 无毛刺时钟切换电路 - Google Patents

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Abstract

本发明提供一种无毛刺时钟切换电路，包括：时钟选择信号产生电路、同步电路和多路选择器，时钟选择信号产生电路用于生成多个时钟选择信号，同步电路用于根据供切换的多个时钟信号对多个时钟选择信号进行同步处理，同步处理后的各时钟选择信号满足以下特性：任意相邻的两个时钟选择信号中，前一项时钟选择信号的下降沿与后一项时钟选择信号的上升沿对齐，每个时钟选择信号的上升沿与其对应的时钟信号的上升沿对齐，每个时钟选择信号的下降沿与其对应的时钟信号的后一项时钟信号的上升沿对齐；所述多路选择器根据同步处理后的多个时钟选择信号，从输入的多个时钟信号中选择一路输出。本发明能够实现多路时钟信号进行切换时，输出时钟不会产生毛刺。

Description

无毛刺时钟切换电路
技术领域
本发明涉及时钟电路技术领域，尤其涉及一种无毛刺时钟切换电路。
背景技术
随着高速接口电路的发展，用到的时钟频率越来越多，很多场合需要在工作过程中对工作时钟进行切换，满足不同的功能需求。简单的使用多路选择器即可实现时钟的切换，多路选择器的控制端输入一组时钟选择信号，通过时钟选择信号控制多路选择器将多路时钟逐一输出。其波形示意图可以参考图1，其中clk[0]～clk[3]是四路输入时钟，sel[0]～sel[3]是和clk[0]～clk[3]对应的四路时钟选择信号，在某一个时刻，sel[0]～sel[3]中只有一个是高电平，clk_out为输出时钟。sel[0]为高电平时，多路选择器输出clk[0]，sel[1]为高电平时，多路选择器输出clk[1]，sel[2]为高电平时，多路选择器输出clk[2]，sel[3]为高电平时，多路选择器输出clk[3]。在这种时钟切换模式下，如果时序控制不当，时钟切换会引起输出时钟产生毛刺。这些毛刺可能错误的触发某些功能，因此必须要想办法去除这些毛刺。
发明内容
为解决上述问题，本发明提供一种无毛刺时钟切换电路，能够实现多路时钟信号进行切换时，输出时钟不会产生毛刺。
本发明提供一种无毛刺时钟切换电路，包括：时钟选择信号产生电路、同步电路和多路选择器，
所述时钟选择信号产生电路，用于生成多个时钟选择信号，所述时钟选择信号的个数与供切换的多个时钟信号的个数相同，所述供切换的多个时钟信号为一组在时序上依次延迟的时钟信号，且所述时钟选择信号与所述供切换的多个时钟信号是一一对应的，在任意时刻，有且只有一个时钟选择信号是有效的；
所述同步电路，用于根据供切换的多个时钟信号对所述时钟选择信号产生电路生成的多个时钟选择信号进行同步处理，同步处理后的各时钟选择信号满足以下特性：任意相邻的两个时钟选择信号中，前一项时钟选择信号的下降沿与后一项时钟选择信号的上升沿对齐，每个时钟选择信号的上升沿与其对应的时钟信号的上升沿对齐，每个时钟选择信号的下降沿与其对应的时钟信号的后一项时钟信号的上升沿对齐；
所述多路选择器的输入端输入供切换的多个时钟信号，所述多路选择器的控制端输入一控制信号，所述控制信号为所述同步电路同步处理后的多个时钟选择信号，所述多路选择器的输出端输出一时钟输出信号，所述时钟输出信号为与同步处理后的有效的时钟选择信号对应的时钟信号。
可选地，所述同步电路包括：一个I型同步处理单元和多个II型同步处理单元，所述I型同步处理单元和所述II型同步处理单元的个数之和与所述时钟选择信号产生电路生成的时钟选择信号的个数相同，其中，
所述I型同步处理单元用于对时序最靠前时钟信号对应的时钟选择信号进行同步处理；
各所述II型同步处理单元用于一一对应地分别对所述时序最靠前时钟信号之后的所有时钟信号对应的时钟选择信号进行同步处理。
可选地，所述I型同步处理单元包括：
串联连接的第一D触发器、第二D触发器和第三D触发器，以及一个二输入与门，其中，
所述第一D触发器的输入端输入信号为时序最靠前时钟信号所对应的时钟选择信号，所述第一D触发器的时钟端输入第一时钟信号，所述第一时钟信号为所述供切换的多个时钟信号的任意一个，所述第一D触发器的输出端连接至所述第二D触发器的输入端；
所述第二D触发器的时钟端输入第二时钟信号，所述第二时钟信号为时序最靠前时钟信号的后一个相邻时钟信号，所述第二D触发器的输出端连接至所述第三D触发器的输入端，同时所述第二D触发器的输出端连接至所述二输入与门的第一输入端；
所述第三D触发器的时钟端输入第三时钟信号，所述第三时钟信号为时序最靠前时钟信号，所述第三D触发器的输出端连接至所述二输入与门的第二输入端，所述二输入与门的输出端输出同步处理后的时钟选择信号。
可选地，所述II型同步处理单元包括：
串联连接的第四D触发器、第五D触发器和第六D触发器，以及一个二输入或门，其中，
所述第四D触发器的输入端输入信号为时序最靠前时钟信号之后的所有时钟信号所对应的时钟选择信号的其中任意一个，所述第四D触发器的时钟端输入第四时钟信号，所述第四时钟信号为与所述第一时钟信号相同的时钟信号，所述第四D触发器的输出端连接至所述第五D触发器的输入端；
所述第五D触发器的时钟端输入第五时钟信号，所述第五时钟信号为所述第四D触发器输入的时钟选择信号对应的时钟信号，所述第五D触发器的输出端连接至所述第六D触发器的输入端，同时所述第五D触发器的输出端连接至所述二输入或门的第一输入端；
所述第六D触发器的时钟端输入第六时钟信号，所述第六时钟信号为所述第五时钟信号之后的一个相邻时钟信号，所述第六D触发器的输出端连接至所述二输入或门的第二输入端，所述二输入或门的输出端输出同步处理后的时钟选择信号。
可选地，还包括：时钟信号产生电路，用于生成所述供切换的多个时钟信号。
可选地，所述时钟信号产生电路包括多个D触发器，利用多个D触发器延迟生成供切换的多个时钟信号。
可选地，所述时钟选择信号产生电路包括内部计数器，利用内部计数器循环产生二进制控制码，然后将二进制控制码转换为N中取1码，其中N为时钟选择信号的个数。
本发明提供的无毛刺时钟切换电路，增加一个同步电路，通过采用多项时钟对多路选择器的控制信号进行同步处理，并且调整控制信号的脉冲宽度，能够避免多路时钟切换过程中输出时钟信号产生毛刺，而且实现方式简单，不受工艺限制。
附图说明
图1为现有的时钟切换时序图；
图2为本发明一实施例的无毛刺时钟切换电路的结构示意图；
图3为图2中同步电路的一种实现电路示意图；
图4为本发明另一实施例的无毛刺时钟切换电路的结构示意图；
图5为本发明一实施例的无毛刺时钟切换电路在切换时钟时的时序图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种无毛刺时钟切换电路，如图2所示，包括：时钟选择信号产生电路21、同步电路22和多路选择器23，其中，
时钟选择信号产生电路21，用于生成多个时钟选择信号，所述时钟选择信号的个数与供切换的多个时钟信号的个数相同，所述供切换的多个时钟信号为一组在时序上依次延迟的时钟信号，且所述时钟选择信号与供切换的多个时钟信号是一一对应的，在任意时刻，有且只有一个时钟选择信号是有效的，本实施例中，所述供切换的多个时钟信号为n个，分别记为clk[0]～clk[n-1]，n为大于等于2的整数，所述供切换的多个时钟信号clk[0]～clk[n-1]为一组在时序上依次延迟的时钟信号，多个时钟选择信号记为sel_0[0]～sel_0[n-1]，可以简记为sel_0[n-1:0]，sel_0[0]对应选择clk[0]，sel_0[1]对应选择clk[1]，依次类推，sel_0[n-1]对应选择clk[n-1]；
同步电路22，用于根据供切换的多个时钟信号clk[0]～clk[n-1]对所述时钟选择信号产生电路生成的多个时钟选择信号sel_0[n-1:0]进行同步处理，同步处理后的多个时钟选择信号sel[n-1:0]中，同步处理后的各时钟选择信号满足以下特性：任意相邻的两个时钟选择信号中，前一项时钟选择信号的下降沿与后一项时钟选择信号的上升沿对齐，每个时钟选择信号的上升沿与其对应的时钟信号的上升沿对齐，每个时钟选择信号的下降沿与其对应的时钟信号的后一项时钟信号的上升沿对齐；
多路选择器23的输入端输入供切换的多个时钟信号clk[0]～clk[n-1]，所述多路选择器23的控制端输入一控制信号，控制信号为同步电路22同步处理后的多个时钟选择信号sel[n-1:0]，所述多路选择器23的输出端在所述控制信号的控制下输出一时钟输出信号clk_out，所述时钟输出信号clk_out为从所述供切换的多个时钟信号clk[0]～clk[n-1]中选出的一个时钟信号，该时钟信号为与同步处理后的有效的时钟选择信号对应的时钟信号。
进一步地，所述时钟选择信号产生电路21，利用内部计数器循环产生二进制控制码，然后将二进制控制码转换为N中取1码，其中N为时钟选择信号的个数，输出给同步电路22进行同步处理。
所述同步电路22，如图3所示，包括一个I型同步处理单元和多个II型同步处理单元，所述I型同步处理单元和所述II型同步处理单元的个数之和与所述时钟选择信号产生电路生成的时钟选择信号的个数相同，本实施例中，时钟选择信号为n个，因此，II型同步处理单元为n-1个，其中，
所述I型同步处理单元用于对时序最靠前时钟信号clk[0]对应的时钟选择信号sel_0[0]进行同步处理；
各所述II型同步处理单元用于一一对应地分别对时序最靠前时钟信号之后的所有时钟信号clk[n-1:1]对应的时钟选择信号sel_0[n-1:1]进行同步处理。
具体地，如图3所示，I型同步处理单元包括：
串联连接的三个D触发器DFF01、DFF02和DFF03，以及一个二输入与门AND04，其中，
DFF01的输入端输入信号为时序最靠前时钟信号clk[0]所对应的未同步处理的时钟选择信号sel_0[0]，DFF01的时钟端输入一个同步时钟，该同步时钟为供切换的多个时钟信号的任意一个，本实施例中，该同步时钟选择clk[0]，DFF01的输出端连接至DFF02的输入端；
DFF02的时钟端输入的时钟信号为时序最靠前时钟信号clk[0]的之后一个相邻时钟信号clk[1]，DFF02的输出端连接至DFF03的输入端，同时DFF02的输出端连接至AND04的第一输入端；
DFF03的时钟端输入的时钟信号为时序最靠前时钟信号clk[0]，DFF03的输出端连接至AND04的第二输入端，AND04的输出端输出同步处理后的时钟选择信号sel[0]。
进一步地，本实施例中，每一个II型同步处理单元的结构相同，为描述方便，以用于处理时钟选择信号sel_0[1]的II型同步处理单元为例，该II型同步处理单元包括：
三个串联连接的D触发器DFF11、DFF12和DFF13，以及一个二输入或门OR14，其中，
DFF11的输入端输入信号为时序最靠前时钟信号clk[0]之后一个相邻时钟信号clk[1]所对应的未同步处理的时钟选择信号sel_0[1]，DFF11的时钟端输入的时钟信号与DFF01输入的同步时钟相同，也为clk[0]，DFF11的输出端连接至DFF12的输入端；
DFF12的时钟端输入的时钟信号为时序最靠前时钟信号clk[0]之后一个相邻时钟信号clk[1]，DFF12的输出端连接至DFF13的输入端，同时DFF12的输出端连接至OR14的第一输入端；
DFF13的时钟端输入的时钟信号为DFF12输入时钟信号之后的一个相邻时钟信号clk[2]，DFF13的输出端连接至OR14的第二输入端，OR14的输出端输出同步处理后的时钟选择信号sel[1]。
类似地，参考图3，用于处理其余时钟选择信号sel_0[2]～sel_0[n-1]的II型同步处理单元与用于处理时钟选择信号sel_0[1]的II型同步处理单元的结构相同，区别在于，输入的时钟选择信号不同，此时需要对应调整串联的三个D触发器输入的时钟信号，其中，最前一个D触发器的输入时钟都是clk[0]，中间位置的D触发器的输入时钟为最前一个D触发器输入的时钟选择信号对应的时钟信号，最后一个D触发器输入的时钟信号为中间位置的D触发器输入的时钟信号之后的一个相邻时钟信号。特别地，将clk[0]作为clk[n-1]之后的一个相邻时钟信号。
经过同步电路22的处理，时钟选择信号产生电路21生成的时钟选择信号sel_0[0]～sel_0[n-1]先被同一项时钟clk[0]同步，使得所有的时钟选择信号同步，消除时钟选择信号之间的延迟，再分别用多项时钟第一次同步，将不同的时钟选择信号的上升沿与下降沿分别与其对应的时钟信号的上升沿对齐，再分别用多项时钟第二次同步，使得不同的时钟选择信号的上升沿与下降沿分别与其对应的时钟信号的后一项时钟的上升沿对齐，最后两次多项时钟同步的结果做逻辑运算，一方面使得同步处理后的任意相邻的两个时钟选择信号中，前一项时钟选择信号的下降沿与后一项时钟选择信号的上升沿对齐，实现时钟选择信号的无缝切换；另一方面使得同步处理后的每个时钟选择信号的上升沿与其对应的时钟信号的上升沿对齐，同步处理后的每个时钟选择信号的下降沿与其对应的时钟信号的后一项时钟信号的上升沿对齐，实现在时钟切换的时刻，被选择输出的前一项时钟与被选择输出的后一项时钟状态相同，避免毛刺的产生。综上所述，由于同步处理后相邻的时钟选择信号中，前一项时钟选择信号的上升沿与后一项时钟选择信号的下降沿对齐，且在时钟转换的时刻前一项时钟的状态和后一项时钟的状态相同，因此输出时钟不会产生毛刺。
可选地，如图4所示，本发明另一实施例提供的无毛刺时钟切换电路还包括：时钟信号产生电24，时钟信号产生电路24包括多个D触发器，利用多个D触发器延迟生成供切换的多个时钟信号clk[0]～clk[n-1]。这多个时钟信号一方面作为多路选择器的多项时钟输入，另一方面输出给同步电路，用于对时钟选择信号作同步处理。
图5展示了本发明实施例提供的无毛刺时钟切换电路在切换时钟时的时序图，其中clk[0]～clk[n-1]为供切换的多路时钟信号，sel_1[0]～sel_1[n-1]为使用同一项时钟同步后的时钟选择信号，sel_2[0]～sel_2[n-1]为使用多项时钟第一次同步后的时钟选择信号，sel_3[0]～sel_3[n-1]为使用多项时钟第二次同步后的时钟选择信号，sel[0]～sel[n-1]为同步后输出的时钟选择信号，clk_out为多路选择器输出的时钟输出信号。图5中，以时钟选择信号sel[n-2]这一路信号为例，sel_1[n-2]的上升沿与clk[0]的上升沿对齐，sel_1[n-2]的下降沿与clk[0]的上升沿对齐，sel_2[n-2]的上升沿与clk[n-2]上升沿对齐，sel_2[n-2]的下降沿与clk[n-2]上升沿对齐，sel_3[n-2]的上升沿与clk[n-1]上升沿对齐，sel_3[n-2]的下降沿与clk[n-1]上升沿对齐，sel[n-2]的上升沿与clk[n-2]的上升沿对齐，sel[n-2]的下降沿与clk[n-1]的上升沿对齐，其余各路信号以此类推，最终，clk_out在时钟切换时不会产生毛刺。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (7)

1.一种无毛刺时钟切换电路，其特征在于，包括：时钟选择信号产生电路、同步电路和多路选择器，
所述时钟选择信号产生电路，用于生成多个时钟选择信号，所述时钟选择信号的个数与供切换的多个时钟信号的个数相同，所述供切换的多个时钟信号为一组在时序上依次延迟的时钟信号，且所述时钟选择信号与所述供切换的多个时钟信号是一一对应的，在任意时刻，有且只有一个时钟选择信号是有效的；
所述同步电路，用于根据供切换的多个时钟信号对所述时钟选择信号产生电路生成的多个时钟选择信号进行同步处理，同步处理后的各时钟选择信号满足以下特性：任意相邻的两个时钟选择信号中，前一项时钟选择信号的下降沿与后一项时钟选择信号的上升沿对齐，每个时钟选择信号的上升沿与其对应的时钟信号的上升沿对齐，每个时钟选择信号的下降沿与其对应的时钟信号的后一项时钟信号的上升沿对齐；
所述多路选择器的输入端输入供切换的多个时钟信号，所述多路选择器的控制端输入一控制信号，所述控制信号为所述同步电路同步处理后的多个时钟选择信号，所述多路选择器的输出端输出一时钟输出信号，所述时钟输出信号为与同步处理后的有效的时钟选择信号对应的时钟信号。
2.根据权利要求1所述的无毛刺时钟切换电路，其特征在于，所述同步电路包括：一个I型同步处理单元和多个II型同步处理单元，所述I型同步处理单元和所述II型同步处理单元的个数之和与所述时钟选择信号产生电路生成的时钟选择信号的个数相同，其中，
所述I型同步处理单元用于对时序最靠前时钟信号对应的时钟选择信号进行同步处理；
各所述II型同步处理单元用于一一对应地分别对所述时序最靠前时钟信号之后的所有时钟信号对应的时钟选择信号进行同步处理。
3.根据权利要求2所述的无毛刺时钟切换电路，其特征在于，所述I型同步处理单元包括：
串联连接的第一D触发器、第二D触发器和第三D触发器，以及一个二输入与门，其中，
所述第一D触发器的输入端输入信号为时序最靠前时钟信号所对应的时钟选择信号，所述第一D触发器的时钟端输入第一时钟信号，所述第一时钟信号为所述供切换的多个时钟信号的任意一个，所述第一D触发器的输出端连接至所述第二D触发器的输入端；
所述第二D触发器的时钟端输入第二时钟信号，所述第二时钟信号为时序最靠前时钟信号的后一个相邻时钟信号，所述第二D触发器的输出端连接至所述第三D触发器的输入端，同时所述第二D触发器的输出端连接至所述二输入与门的第一输入端；
所述第三D触发器的时钟端输入第三时钟信号，所述第三时钟信号为时序最靠前时钟信号，所述第三D触发器的输出端连接至所述二输入与门的第二输入端，所述二输入与门的输出端输出同步处理后的时钟选择信号。
4.根据权利要求3所述的无毛刺时钟切换电路，其特征在于，所述II型同步处理单元包括：
串联连接的第四D触发器、第五D触发器和第六D触发器，以及一个二输入或门，其中，
所述第四D触发器的输入端输入信号为时序最靠前时钟信号之后的所有时钟信号所对应的时钟选择信号的其中任意一个，所述第四D触发器的时钟端输入第四时钟信号，所述第四时钟信号为与所述第一时钟信号相同的时钟信号，所述第四D触发器的输出端连接至所述第五D触发器的输入端；
所述第五D触发器的时钟端输入第五时钟信号，所述第五时钟信号为所述第四D触发器输入的时钟选择信号对应的时钟信号，所述第五D触发器的输出端连接至所述第六D触发器的输入端，同时所述第五D触发器的输出端连接至所述二输入或门的第一输入端；
所述第六D触发器的时钟端输入第六时钟信号，所述第六时钟信号为所述第五时钟信号之后的一个相邻时钟信号，所述第六D触发器的输出端连接至所述二输入或门的第二输入端，所述二输入或门的输出端输出同步处理后的时钟选择信号。
5.根据权利要求1所述的无毛刺时钟切换电路，其特征在于，还包括：时钟信号产生电路，用于生成所述供切换的多个时钟信号。
6.根据权利要求5所述的无毛刺时钟切换电路，其特征在于，所述时钟信号产生电路包括多个D触发器，利用多个D触发器延迟生成供切换的多个时钟信号。
7.根据权利要求1所述的无毛刺时钟切换电路，其特征在于，所述时钟选择信号产生电路包括内部计数器，利用内部计数器循环产生二进制控制码，然后将二进制控制码转换为N中取1码，其中N为时钟选择信号的个数。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111147053B (zh) * 2019-12-26 2023-03-14 深圳市紫光同创电子有限公司 无毛刺时钟切换电路
CN111913038B (zh) * 2020-06-03 2023-12-19 大唐微电子技术有限公司 一种多路时钟信号频率检测装置和方法
CN114003086B (zh) * 2021-10-29 2022-11-15 北京中科昊芯科技有限公司 一种时钟切换电路、时钟系统、芯片和电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357146A (en) * 1992-12-31 1994-10-18 At&T Bell Laboratories Glitch-free clock multiplexer
US6239626B1 (en) * 2000-01-07 2001-05-29 Cisco Technology, Inc. Glitch-free clock selector
US6292044B1 (en) * 1999-03-26 2001-09-18 Lucent Technologies Inc. Low power glitch-free clock switch
CN1926853A (zh) * 2004-04-23 2007-03-07 松下电器产业株式会社 接收装置以及使用该接收装置的接收系统和接收方法
CN101078944A (zh) * 2007-05-11 2007-11-28 东南大学 时钟切换电路
CN104779935A (zh) * 2015-04-28 2015-07-15 杭州中天微系统有限公司 一种时钟无毛刺动态切换电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871205B1 (ko) * 2002-07-23 2008-12-01 엘지노텔 주식회사 다중 클럭 위상 결정 시스템
US6927604B2 (en) * 2003-08-21 2005-08-09 International Business Machines Corporation Clock signal selector circuit with reduced probability of erroneous output due to metastability
KR100674910B1 (ko) * 2004-07-06 2007-01-26 삼성전자주식회사 글리치를 유발하지 않는 클럭 스위칭 회로
CN101135921B (zh) * 2007-10-10 2010-04-14 威盛电子股份有限公司 多时钟切换装置及其切换方法
US9509318B2 (en) * 2015-03-13 2016-11-29 Qualcomm Incorporated Apparatuses, methods, and systems for glitch-free clock switching
CN204613809U (zh) * 2015-05-22 2015-09-02 中国航天科技集团公司第九研究院第七七一研究所 一种无毛刺的时钟切换电路
CN105138069B (zh) * 2015-10-23 2018-03-09 上海华力创通半导体有限公司 一种数字域时钟选择装置及实现方法
CN105680830B (zh) * 2016-01-07 2018-07-24 中国航天科技集团公司第九研究院第七七一研究所 一种支持多路时钟的无毛刺切换电路
CN105743464B (zh) * 2016-01-21 2018-09-07 深圳市紫光同创电子有限公司 时钟转换方法、装置、电路及集成电路
KR101887757B1 (ko) * 2016-09-19 2018-09-10 주식회사 아이닉스 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법
CN111147053B (zh) * 2019-12-26 2023-03-14 深圳市紫光同创电子有限公司 无毛刺时钟切换电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357146A (en) * 1992-12-31 1994-10-18 At&T Bell Laboratories Glitch-free clock multiplexer
US6292044B1 (en) * 1999-03-26 2001-09-18 Lucent Technologies Inc. Low power glitch-free clock switch
US6239626B1 (en) * 2000-01-07 2001-05-29 Cisco Technology, Inc. Glitch-free clock selector
CN1926853A (zh) * 2004-04-23 2007-03-07 松下电器产业株式会社 接收装置以及使用该接收装置的接收系统和接收方法
CN101078944A (zh) * 2007-05-11 2007-11-28 东南大学 时钟切换电路
CN104779935A (zh) * 2015-04-28 2015-07-15 杭州中天微系统有限公司 一种时钟无毛刺动态切换电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
基于ARC控制系统架构的高性能时钟树设计;罗天颖;《中国优秀硕士学位论文全文数据库 电子期刊 信息科技辑》(第2期);第5-8页 *

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