CN109753481B - 动态相位切换系统及动态相位切换方法 - Google Patents

Abstract

本发明提供了一种动态相位切换系统，包括时钟域同步单元、移位寄存单元、延时单元、切换单元、反相单元和输出单元；所述切换单元根据所述当前时钟相位信号确定相位移动时要避免产生毛刺的时机，即所述切换单元产生所述辅助时钟信号，所述输出单元根据所述移位寄存单元输出的所述切换使能信号产生输出给所述数字电路的所述无毛刺时钟相位信号后，所述切换单元根据移相后的所述无毛刺时钟相位信号确定下一次需要移相的切换时机，即根据移相以后的所述当前时钟相位信号确定输出的所述辅助时钟信号，以避免同一频率时钟在不同相位之间切换时容易产生毛刺的问题。本发明还提供了使用所述动态相位切换系统的动态相位切换方法。

Description

动态相位切换系统及动态相位切换方法

技术领域

本发明涉及集成电路技术领域，尤其涉及动态相位切换系统及动态相位切换方法。

背景技术

在片上系统(System on Chip，SoC)的应用中，混合信号的处理非常常见。信号通过连线或逻辑单元时，受连线长短、逻辑单元数目、工作电压和温度等的影响，都会有一定的延时，信号的高低电平转换也需要一定的过渡时间。多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，即毛刺。其中，时钟信号的毛刺会影响电路的时序和功能，从而使电路的稳定性下降。

公开号为CN101593221A的中国发明专利申请公开了一种防止异域时钟动态切换毛刺的方法，该方法使用与时钟切换使能变化沿不同的时钟边沿进行时钟使能的同步处理，在时钟切换点让输出时钟保持为固定电平，待时钟切换使能同步处理结束后再进行切换，以防止时钟在两个时钟域动态切换过程中出现毛刺。然而，该方法仅能避免两个不同频率的时钟之间切换产生的毛刺，无法实现同一频率时钟在不同相位之间切换产生的毛刺。

因此，有必要开发一种新型的动态相位切换系统，以避免现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种动态相位切换系统及动态相位切换方法，避免同一频率时钟在不同相位之间切换时容易产生毛刺的问题。

为实现上述目的，本发明的所述动态相位切换系统设置在时钟发生电路和数字电路之间，以进行第N次相位切换处理，所述动态相位切换系统包括时钟域同步单元、移位寄存单元、延时单元、切换单元、反相单元和输出单元，所述N为大于等于2的自然数；所述输出单元用于从所述时钟发生电路输出的多路相位信号中选择其中的一路作为当前时钟相位信号输出给所述数字电路，以及根据所述移位寄存单元输出的切换使能信号从所述多路相位信号中选择一路作为无毛刺时钟相位信号，以输出给所述数字电路，所述多路相位信号属于同一频率的时钟信号；所述时钟域同步单元用于接收所述数字电路输出的移相信号、方向信号和低速时钟信号，并在所述低速时钟信号和所述反相单元在第N-1次相位切换处理过程中输出的高速时钟信号的作用下，对所述移相信号和所述方向信号进行同步处理，输出方向使能信号和时钟脉冲信号；所述移位寄存单元存储有初始值，所述移位寄存单元的时钟端输入所述时钟脉冲信号，所述移位寄存单元根据所述方向使能信号对所述初始值进行移位处理，以输出所述切换使能信号；所述延时单元用于对所述切换使能信号进行延时处理，以输出延时后的切换使能信号；所述切换单元用于根据所述延时后的切换使能信号，对所述多路相位信号进行切换处理，向所述延时单元和所述反相单元输出辅助时钟信号；所述反相单元用于对所述辅助时钟信号进行反相处理，向所述时钟域同步单元输出与所述辅助时钟信号具有相反相位的新高速时钟信号。

本发明所述动态相位切换系统的有益效果在于：所述切换单元根据所述当前时钟相位信号确定相位移动时要避免产生毛刺的时机，即对于所述切换单元产生所述辅助时钟信号，一方面所述切换单元在第N-1次相位切换处理过程中输出的辅助时钟信号经过所述反相单元转换为与所述辅助时钟信号相位相反的所述高速时钟信号，使得所述移位寄存单元能够在所述辅助时钟信号的下降沿进行移位处理，并向所述输出单元输出所述切换使能信号以产生所述无毛刺时钟相位信号；另一方面，所述延时单元对所述移位寄存单元输出的所述切换使能信号进行延时处理，输出的所述延时后的切换使能信号作为所述切换单元的选通信号以产生第N次相位切换处理的辅助时钟信号，即所述切换单元根据移相以后的所述当前时钟相位信号确定输出的所述辅助时钟信号，以避免同一频率时钟在不同相位之间切换时容易产生毛刺的问题。

优选的，所述高速时钟信号的相位与所述时钟脉冲信号的相位相同。

优选的，所述时钟域同步单元包括第一触发器组和第二触发器组，所述第一触发器组在所述低速时钟信号的时钟域下对所述移相信号和所述方向信号分别进行锁存处理，然后向所述第二触发器组输出待调整时钟脉冲信号和待调整方向使能信号，所述第二触发器组在所述高速时钟信号的时钟域下对所述待调整时钟脉冲信号和所述待调整方向使能信号进行采样处理以消除亚稳态，并输出时钟脉冲信号和方向使能信号。

进一步优选的，所述第一触发器组包括第一触发器和第二触发器，所述第一触发器的输入端输入所述移相信号，所述第二触发器的输入端输入所述方向信号，所述第一触发器的时钟端和所述第二触发器的时钟端输入所述低速时钟信号，所述第一触发器向所述第二触发器组输出所述待调整时钟脉冲信号，所述第二触发器向所述第二触发器组输出所述待调整方向使能信号。

进一步优选的，所述第二触发器组包括第三触发器、第四触发器、第五触发器和第六触发器，所述第三触发器的输出端接所述第四触发器的输入端，所述第五触发器的输出端接所述第六触发器的输入端，所述第一触发器的输出端接所述第三触发器的输入端，所述第二触发器的输出端接所述第五触发器的输入端，所述第三触发器的时钟端、所述第四触发器的时钟端、所述第五触发器的时钟端和所述第六触发器的时钟端均输入所述高速时钟信号。

优选的，所述移位寄存单元为环形移位寄存单元，所述环形移位寄存单元包括M组移位寄存模块，所述M与所述多路相位信号的数量相同。

进一步优选的，所述移位寄存模块包括触发器和数据选通器，每组所述移位寄存模块中，所述数据选通器的输出端接所述触发器的输入端，每组所述移位寄存模块的触发器的输出端接下一组所述移位寄存模块的数据选通器的输入端，第一组所述移位寄存模块的数据选通器的一个输入端接第M组所述移位寄存模块的触发器的输出端，所述数据选通器的输出端接所述触发器的输入端，所述数据选通器的选通控制端输入所述方向使能信号，所述触发器的时钟端输入所述时钟脉冲信号。

优选的，所述延时单元包括触发器，所述切换单元包括多路复用器，所述反相单元包括反相器，所述触发器的输入端与所述移位寄存单元的输出端连接，输出端接所述多路复用器的控制端，所述多路复用器的输出端分别接所述反相器的输入端和所述触发器的时钟端，所述反相器的输出端向所述时钟域同步单元输出所述新高速时钟信号。

优选的，所述输出单元包括多路复用器，所述多路复用器的控制端用于输入所述切换使能信号，所述多路复用器的输入端与所述时钟发生电路的输出端连接，输出端与所述数字电路的输入端连接。

优选的，所述初始值为所述多路相位信号中任意一路相位信号的二进制值。

本发明提供的通过所述动态相位切换系统实现的所述动态相位切换方法，包括：

S1：提供时钟发生电路、数字电路以及所述动态相位切换系统，所述动态相位切换系统包括时钟域同步单元、移位寄存单元、延时单元、切换单元、反相单元和输出单元，所述反相单元向所述时钟域同步单元发送高速时钟信号；

S2：所述输出单元在所述时钟发生电路发送的多路相位信号选择其中的一路作为当前时钟信号输出给所述数字电路，所述数字电路向所述时钟域同步单元发送移相信号、方向信号和低速时钟信号；

S3：所述时钟域同步单元在所述低速时钟信号和所述高速时钟信号的作用下，对所述移相信号和所述方向信号进行同步处理，输出方向使能信号和时钟脉冲信号；

S4：所述移位寄存单元在所述时钟脉冲信号下，根据所述方向使能信号对存储的初始值进行移位处理，以输出切换使能信号；

S5：所述输出单元根据所述切换使能信号从所述多路相位信号中选择一路作为无毛刺时钟相位信号，以输出给所述数字电路，所述延时单元对所述切换使能信号进行延时处理后输出延时后的切换使能信号；

S6：所述切换单元根据所述延时后的切换使能信号，对所述多路相位信号进行切换处理，向所述延时单元和所述反相单元输出辅助时钟信号，所述反相单元对所述辅助时钟信号进行反相处理，向所述时钟域同步单元输出新高速时钟信号。

本发明所述动态相位切换方法的有益效果在于：所述切换单元根据所述当前时钟相位信号确定相位移动时要避免产生毛刺的时机，即对于所述切换单元产生所述辅助时钟信号，一方面所述切换单元在第N-1次相位切换处理过程中输出的辅助时钟信号经过所述反相单元转换为与所述辅助时钟信号相位相反的所述高速时钟信号，使得所述移位寄存单元能够在所述辅助时钟信号的下降沿进行移位处理，并向所述输出单元输出所述切换使能信号以产生所述无毛刺时钟相位信号；另一方面，所述延时单元对所述移位寄存单元输出的所述切换使能信号进行延时处理，输出的所述延时后的切换使能信号作为所述切换单元的选通信号以产生第N次相位切换处理的辅助时钟信号，即所述切换单元根据移相以后的所述当前时钟相位信号确定输出的所述辅助时钟信号，以避免同一频率时钟在不同相位之间切换时容易产生毛刺的问题。

附图说明

图1为本发明的动态相位切换系统在时钟发生电路和数字电路之间的工作状态示意图；

图2为本发明的时钟域同步单元的电路图；

图3为本发明的时钟域同步单元的时序图；

图4为本发明的移位寄存单元的电路图；

图5为本发明的延时单元、切换单元和反相单元之间的工作状态示意图；

图6为本发明的输出单元的工作状态示意图；

图7为本发明的动态相位切换系统的时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

针对现有技术存在的问题，本发明的实施例提供了一种动态相位切换系统，所述动态相位切换系统设置在时钟发生电路和数字电路之间，以进行相位切换处理。所述动态相位切换系统具有时钟域同步单元、移位寄存单元、采样单元、切换单元、整形单元和输出单元。

图1为本发明一些实施例的动态相位切换系统在时钟发生电路和数字电路之间的工作状态示意图。参照图1，动态相位切换系统11设置在时钟发生电路12和数字电路13之间，用于进行第N次相位切换处理。所述动态相位切换系统11具有时钟域同步单元111、移位寄存单元112、采样单元113、切换单元114、整形单元115和输出单元116。其中N为大于等于2的自然数。所述采样单元113为延时单元。所述整形单元115为反相单元。

具体的，所述时钟发生电路12产生多路相位信号，所述多路相位信号属于同一时钟信号；所述时钟发生电路12分别将所述多路相位信号输出给所述输出单元116和所述切换单元114。

所述输出单元116从所述多路相位信号中选择一个作为当前时钟信号输出给所述数字电路13。

所述数字电路13判断所述当前时钟信号需要进行所述第N次相位切换处理后，向所述时钟域同步单元111输出移相信号、方向信号和低速时钟信号。

所述时钟域同步单元111以所述整形单元115输出给所述时钟域同步单元111的高速时钟信号为第一时钟信号，以所述低速时钟信号为第二时钟信号，对所述移相信号和所述方向信号进行同步处理，输出方向使能信号和时钟脉冲信号。所述时钟脉冲信号的相位与所述高速时钟信号的相位相同。

所述低速时钟信号属于低速时钟域，所述高速时钟信号属于高速时钟域。

所述高速时钟信号为所述动态相位切换系统11进行第N-1次相位切换处理的过程中，由所述整形单元115对所述切换单元114输出的辅助时钟信号进行反相处理后输出的信号。

所述移位寄存单元112存储有初始值，所述移位寄存单元112的时钟端输入所述时钟脉冲信号，所述移位寄存单元112根据所述方向使能信号对所述初始值进行移位处理，以输出切换使能信号。

所述输出单元116根据所述切换使能信号从所述多路相位信号中选择一路输出给所述数字电路13。

所述采样单元113，以第N-1次相位切换处理过程中由所述切换单元114输出的辅助时钟信号作为时钟信号，对所述切换使能信号进行延时处理，以输出延时后的切换使能信号。

所述切换单元114根据所述延时后的切换使能信号，对所述多路相位信号进行切换处理，向所述采样单元113和所述整形单元115输出辅助时钟信号。

所述整形单元115对所述辅助时钟信号进行反相处理，向所述时钟域同步单元111输出第二高频时钟信号，以作为所述时钟域同步单元111的所述第一时钟信号，等待进行第N+1次相位切换处理。

本发明一些具体的实施例中，所述时钟发生电路为压控振荡器。

本发明一些实施例中，所述时钟域同步单元具有第一触发器组和第二触发器组，所述第一触发器组根据输入的所述移相信号和所述方向信号，在所述低速时钟信号的时钟域下进行锁存处理，向所述第二触发器组输出待调整时钟脉冲信号和待调整方向使能信号，所述第二触发器组在所述高速时钟信号的时钟域下对所述待调整时钟脉冲信号和所述待调整方向使能信号进行采样处理，以消除亚稳态，输出时钟脉冲信号和方向使能信号。

本发明一些实施例中，所述第一触发器组具有第一触发器和第二触发器，所述第二触发器组具有第三触发器、第四触发器、第五触发器和第六触发器。本发明一些具体的实施例中，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器、所述第五触发器和所述第六触发器均为边沿D触发器。

图2为本发明一些实施例的时钟域同步单元的电路图。图3为图2所示的时钟域同步单元的工作时序原理图。

参照图1和图2，时钟域同步单元2具有第一边沿D触发器21、第二边沿D触发器22、第三边沿D触发器23、第四边沿D触发器24、第五边沿D触发器25和第六边沿D触发器26。所述第一边沿D触发器21的输出端接所述第三边沿D触发器23的输入端，所述第三边沿D触发器23的输出端接所述第四边沿D触发器24的输入端；所述第二边沿D触发器22的输出端接所述第五边沿D触发器25的输入端，所述第五边沿D触发器25的输出端接所述第六边沿D触发器26的输入端。

具体的，参照图1至图3，来自所述数字电路13的移相信号，即Input1输入所述第一D边沿触发器21的输入端，来自所述数字电路13的低速时钟信号，即CK1输入所述第一边沿D触发器21的时钟端，所述第一边沿D触发器21对所述Input1进行第一锁存处理，生成待调整时钟脉冲信号；来自所述数字电路13的方向信号，即Input2输入所述第二边沿D触发器22的输入端，来自所述数字电路13的低速时钟信号，即CK1输入所述第二边沿D触发器22的时钟端，所述第二边沿D触发器22对所述Input2进行第二锁存处理，生成待调整方向使能信号。

一方面，在所述CK2的上升沿，所述第三边沿D触发器23和所述第四边沿D触发器24依次对所述待调整时钟脉冲信号进行采样处理，以消除亚稳态，生成时钟脉冲信号，即Output1。

另一方面，在所述CK2的上升沿，所述第五边沿D触发器25和所述第六边沿D触发器26依次对所述待调整方向使能信号进行采样处理，以消除亚稳态，生成方向使能信号，即Output2。

本发明一些实施例中，所述移位寄存单元具有M组移位寄存模块，每组移位寄存模块具有触发器和数据选通器，所述数据选通器的选通控制端输入所述方向使能信号，所述时钟脉冲信号输入所述触发器的时钟端，每组所述移位寄存模块中，所述数据选通器的输出端接所述触发器的输入端，每组所述移位寄存模块的触发器的输出端接下一组所述移位寄存模块的数据选通器的输入端，第一组所述移位寄存模块的数据选通器的一个输入端接第M组所述移位寄存模块的触发器的输出端。

本发明一些实施例中，所述M为大于等于2的自然数，所述M与所述多路相位信号的数量相同。

本发明一些实施例中，所述触发器为边沿D触发器。

图4为本发明一些实施例的移位寄存单元的电路图。参照图2和图4，移位寄存单元4由8组结构相同的移位寄存模块组成，其中，第一移位寄存模块41具有第一数据选通器411和第七边沿D触发器412。每组所述移位寄存模块中，以所述第一移位寄存模块41为例，所述第一数据选通器411的输出端接所述第七边沿D触发器412的输入端，每组所述移位寄存模块的边沿D触发器的输出端接下一组所述移位寄存模块的数据选通器的输入端，最左边的第一移位寄存模块41的第一数据选通器411的一个输入端接最右边的边沿D触发器(图中未标示)的输出端，所述第四边沿D触发器24输出的时钟脉冲信号，即Output1输入每组移位寄存模块中的触发器的时钟端，所述第六边沿D触发器26输出的方向使能信号，即Output2输入每组移位寄存模块中的数据选通器的选通控制端。所述移位寄存单元4在Output1的作用下，根据所述方向使能信号对存储的初始值进行移位处理，每个所述数据选通器输出的信号，即Q[1]、Q[2]、Q[3]、Q[4]、Q[5]、Q[6]、Q[7]、Q[0]输出的信号通过一组总线输出为切换使能信号。

所述初始值为所述多路相位信号中任意一路相位信号的二进制值。

具体的，所述移位寄存单元4中存储的初始值为0000_0001，当所述Output2为0，所述移位寄存单元4在所述Output1的上升沿向右移动一次，所述初始值变为1000_0000；当Output2为1，所述移位寄存单元4在所述Output1的上升沿左移动一次，所述初始值变为0000_0010。

本发明一些实施例中，所述延时单元为触发器，所述切换单元为第二多路复用器，所述反相单元为反相器。本发明一些具体的实施例中，所述延时单元为边沿D触发器。

图5为本发明一些实施例的延时单元、切换单元和反相单元之间的工作状态示意图。图6为本发明一些实施例的输出单元的工作状态示意图。图7为本发明一些实施例的动态相位切换系统的时序图。

参照图5，所述延时单元为第八边沿D触发器51，所述切换单元为第一多路复用器52，所述反相单元为反相器53。所述第八边沿D触发器的输出端接所述第一多路复用器52的控制端，所述第一多路复用器52的输出端分别接所述反相器53的输入端和所述第八边沿D触发器51的时钟端。参照图6，所述输出单元为第二多路复用器61。

参照图2、图4和图5，所述第八边沿D触发器51的输入端输入所述移位寄存单元4输出的切换使能信号，即En，En经延时处理后输出为延时后的切换使能信号，即En_D。所述第二多路复用器52的输入端接所述时钟发生电路12的输出端，所述反相器53的输出端接所述第三边沿D触发器23的时钟端、所述第四边沿D触发器24的时钟端、所述第五边沿D触发器25的时钟端和所述第六边沿D触发器26的时钟端。所述第一多路复用器52在第N-1次相位切换处理过程中输出的辅助时钟信号，即CK_aux，由于Output1与CK_aux反相，所述移位寄存单元4在CK_aux的下降沿进行移位处理，以产生更新的En，同时更新所述第二多路复用器61输出无毛刺相位信号。由于En_D作为所述第一多路复用器52的选通信号产生更新的CK_aux，所述第八边沿D触发器51在CK_aux的上升沿产生更新的En_D。所述反相器53对更新的CK_aux进行反相处理，使产生的CK2与更新的CK_aux反相，从而使所述移位寄存单元4能够在更新的CK_aux的下降沿继续进行移位处理。

具体的，参照图1、图6和图7，所述时钟发生电路12向所述第二多路复用器61输出的多路相位信号为第一相位信号In1、第二相位信号In2、第三相位信号In3、第四相位信号In4、第五相位信号In5、第六相位信号In6、第七相位信号In7和第八相位信号In8。所述数字电路判断所述第一相位信号In1不符合需求，需要所述动态相位切换系统11对所述第一相位信号In1做相位切换处理，使所述第二多路复用器61输出无毛刺相位信号，即Output CK。

本发明实施例中，参照图4、图6和图7，所述移位寄存单元4输出的切换使能信号En与所述第二多路复用器61输出多路相位信号具有映射关系。

具体的，当所述切换使能信号En为8’b0000_0001，所述无毛刺相位信号Output CK为所述第一相位信号In1。

当所述切换使能信号En为8’b0000_0010，所述无毛刺相位信号Output CK为所述第二相位信号In2。

当所述切换使能信号En为8’b0000_0100，所述无毛刺相位信号Output CK为所述第三相位信号In3。

当所述切换使能信号En为8’b0000_1000，所述无毛刺相位信号Output CK为所述第四相位信号In4。

当所述切换使能信号En为8’b0001_0000，所述无毛刺相位信号Output CK为所述第五相位信号In5。

当所述切换使能信号En为8’b0010_0000，所述无毛刺相位信号Output CK为所述第六相位信号In6。

当所述切换使能信号En为8’b0100_0000，所述无毛刺相位信号Output CK为所述第七相位信号In7。

当所述切换使能信号En为8’b1000_0000，所述无毛刺相位信号Output CK为所述第八相位信号In8。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (11)

1.一种动态相位切换系统，设置在时钟发生电路和数字电路之间，以进行第N次相位切换处理，其特征在于，所述动态相位切换系统包括时钟域同步单元、移位寄存单元、延时单元、切换单元、反相单元和输出单元，所述N为大于等于2的自然数；

所述输出单元用于从所述时钟发生电路输出的多路相位信号中选择其中的一路作为当前时钟相位信号输出给所述数字电路，以及根据所述移位寄存单元输出的切换使能信号从所述多路相位信号中选择一路作为无毛刺时钟相位信号，以输出给所述数字电路，所述多路相位信号属于同一频率的时钟信号；

所述时钟域同步单元用于接收所述数字电路输出的移相信号、方向信号和低速时钟信号，并在所述低速时钟信号和所述反相单元在第N-1次相位切换处理过程中输出的高速时钟信号的作用下，对所述移相信号和所述方向信号进行同步处理，输出方向使能信号和时钟脉冲信号；

所述移位寄存单元存储有初始值，所述移位寄存单元的时钟端输入所述时钟脉冲信号，所述移位寄存单元根据所述方向使能信号对所述初始值进行移位处理，以输出所述切换使能信号；

所述延时单元用于对所述切换使能信号进行延时处理，以输出延时后的切换使能信号；

所述切换单元用于根据所述延时后的切换使能信号，对所述多路相位信号进行切换处理，向所述延时单元和所述反相单元输出辅助时钟信号；

所述反相单元用于对所述辅助时钟信号进行反相处理，向所述时钟域同步单元输出与所述辅助时钟信号具有相反相位的新高速时钟信号。

2.如权利要求1所述的动态相位切换系统，其特征在于，所述高速时钟信号的相位与所述时钟脉冲信号的相位相同。

3.如权利要求1所述的动态相位切换系统，其特征在于，所述时钟域同步单元包括第一触发器组和第二触发器组，所述第一触发器组在所述低速时钟信号的时钟域下对所述移相信号和所述方向信号分别进行锁存处理，然后向所述第二触发器组输出待调整时钟脉冲信号和待调整方向使能信号，所述第二触发器组在所述高速时钟信号的时钟域下对所述待调整时钟脉冲信号和所述待调整方向使能信号进行采样处理以消除亚稳态，并输出时钟脉冲信号和方向使能信号。

4.如权利要求3所述的动态相位切换系统，其特征在于，所述第一触发器组包括第一触发器和第二触发器，所述第一触发器的输入端输入所述移相信号，所述第二触发器的输入端输入所述方向信号，所述第一触发器的时钟端和所述第二触发器的时钟端输入所述低速时钟信号，所述第一触发器向所述第二触发器组输出所述待调整时钟脉冲信号，所述第二触发器向所述第二触发器组输出所述待调整方向使能信号。

5.如权利要求3或4所述的动态相位切换系统，其特征在于，所述第二触发器组包括第三触发器、第四触发器、第五触发器和第六触发器，所述第三触发器的输出端接所述第四触发器的输入端，所述第五触发器的输出端接所述第六触发器的输入端，所述第一触发器的输出端接所述第三触发器的输入端，所述第二触发器的输出端接所述第五触发器的输入端，所述第三触发器的时钟端、所述第四触发器的时钟端、所述第五触发器的时钟端和所述第六触发器的时钟端均输入所述高速时钟信号。

6.如权利要求1所述的动态相位切换系统，其特征在于，所述移位寄存单元为环形移位寄存单元，所述环形移位寄存单元包括M组移位寄存模块，所述M与所述多路相位信号的数量相同。

7.如权利要求6所述的动态相位切换系统，其特征在于，所述移位寄存模块包括触发器和数据选通器，每组所述移位寄存模块中，所述数据选通器的输出端接所述触发器的输入端，每组所述移位寄存模块的触发器的输出端接下一组所述移位寄存模块的数据选通器的输入端，第一组所述移位寄存模块的数据选通器的一个输入端接第M组所述移位寄存模块的触发器的输出端，所述数据选通器的选通控制端输入所述方向使能信号，所述触发器的时钟端输入所述时钟脉冲信号。

8.如权利要求1所述的动态相位切换系统，其特征在于，所述延时单元包括触发器，所述切换单元包括多路复用器，所述反相单元包括反相器，所述触发器的输入端与所述移位寄存单元的输出端连接，输出端接所述多路复用器的控制端，所述多路复用器的输出端分别接所述反相器的输入端和所述触发器的时钟端，所述反相器的输出端向所述时钟域同步单元输出所述新高速时钟信号。

9.如权利要求1所述的动态相位切换系统，其特征在于，所述输出单元包括多路复用器，所述多路复用器的控制端用于输入所述切换使能信号，所述多路复用器的输入端与所述时钟发生电路的输出端连接，输出端与所述数字电路的输入端连接。

10.如权利要求1所述的动态相位切换系统，其特征在于，所述初始值为所述多路相位信号中任意一路相位信号的二进制值。

11.一种动态相位切换方法，其特征在于，使用如权利要求1-10中任意一项所述的动态相位切换系统，所述动态相位切换方法包括：

S1：提供时钟发生电路、数字电路以及所述动态相位切换系统，所述动态相位切换系统包括时钟域同步单元、移位寄存单元、延时单元、切换单元、反相单元和输出单元，所述反相单元向所述时钟域同步单元发送高速时钟信号；

S2：所述输出单元在所述时钟发生电路发送的多路相位信号选择其中的一路作为当前时钟相位信号输出给所述数字电路，所述数字电路向所述时钟域同步单元发送移相信号、方向信号和低速时钟信号；

S3：所述时钟域同步单元在所述低速时钟信号和所述高速时钟信号的作用下，对所述移相信号和所述方向信号进行同步处理，输出方向使能信号和时钟脉冲信号；

S4：所述移位寄存单元在所述时钟脉冲信号下，根据所述方向使能信号对存储的初始值进行移位处理，以输出切换使能信号；

S5：所述输出单元根据所述切换使能信号从所述多路相位信号中选择一路作为无毛刺时钟相位信号，以输出给所述数字电路，所述延时单元对所述切换使能信号进行延时处理后输出延时后的切换使能信号；

S6：所述切换单元根据所述延时后的切换使能信号，对所述多路相位信号进行切换处理，向所述延时单元和所述反相单元输出辅助时钟信号，所述反相单元对所述辅助时钟信号进行反相处理，向所述时钟域同步单元输出新高速时钟信号。

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