CN106484029A - 安全无毛刺时钟切换结构 - Google Patents

Abstract

本发明涉及一种时钟切换结构，为提出一种安全的无毛刺时钟切换结构，当两种时钟源皆稳定存在时，可进行双向的无毛刺时钟切换；而当不稳定时钟源丢失时，时钟切换结构能将时钟切换为稳定时钟源，从而避免出现丢失现象。本发明采用的技术方案是，安全无毛刺时钟切换结构，由二输入与门AND1、AND2、AND3、AND4、AND5、反相器INV、二输入或门OR、D触发器D1、D2、D3、D4构成，D触发器D4含有异步复位端Reset，当其输入为低电平时，D4的同相输出端立刻变为低电平，CLK1、CLK2为两种不同时钟输入源，CLK1为稳定的内部低频时钟；CLK2为不稳定的外部高频时钟，只有外接电源供电时，才会存在。本发明主要应用于时钟切换结构。

Description

安全无毛刺时钟切换结构

技术领域

本发明涉及一种时钟切换结构，尤其涉及一种适用于不稳定时钟与稳定时钟间切换的安全无毛刺时钟切换结构。

背景技术

随着科技制造水平的发展，便携式设备越来越受到人们的青睐。便携式设备往往内置电池，在内部低频时钟驱动下进行低功耗工作。而当其外接电源时，需要与外界传递数据，往往需要外界提供高频时钟，使之与外界进行高速通信。因此，时钟切换结构在便携式设备中具有很重要的作用。

为避免时钟切换过程中出现毛刺，对集成电路工作产生影响，一般的便携式设备中大多采用无毛刺时钟切换电路。但是，便携式设备为一不稳定时钟，当外部电源断开时，高频时钟也将丢失。普通的无毛刺时钟切换电路，要实现无毛刺切换，需要两种时钟源都稳定存在，当其中一种时钟突然丢失时，普通的无毛刺时钟切换结构将无法进行切换，导致时钟丢失，使得系统无法工作。

为此，需要一种适用于不稳定时钟与稳定时钟间切换的安全无毛刺时钟切换电路，当两种时钟皆存在时，可进行受控切换，而当不稳定时钟丢失时，可切换为稳定时钟源。

发明内容

为克服现有技术的不足，本发明旨在提出一种安全的无毛刺时钟切换结构，当两种时钟源皆稳定存在时，可进行双向的无毛刺时钟切换；而当不稳定时钟源丢失时，时钟切换结构能将时钟切换为稳定时钟源，从而避免出现丢失现象。本发明采用的技术方案是，安全无毛刺时钟切换结构，由二输入与门AND1、AND2、AND3、AND4、AND5、反相器INV、二输入或门OR、D触发器D1、D2、D3、D4构成，D触发器D4含有异步复位端Reset，当其输入为低电平时，D4的同相输出端立刻变为低电平，CLK1、CLK2为两种不同时钟输入源，CLK1为稳定的内部低频时钟；CLK2为不稳定的外部高频时钟，只有外接电源供电时，才会存在。POWER为外接电源标志信号，当其为高电平时，代表外接电源，当其为低电平时，代表由内部电池供电，SWITCH为时钟切换选择信号，当其为高电平时，时钟需要切换到外部高频时钟，当其为低电平时，时钟需要切换到内部低频时钟；

与门AND1的一个输入端接POWER，另一个输入端接SWITCH，输出端A接反相器INV的输入端，反相器INV的输出端接与门AND3的一个输入端，AND3的另一个输入端接D触发器D4的反相输出端，AND3的输出端C接D触发器D2的输入端，D触发器D2的同相输出端接D触发器D3的输入端，D3的同相输出端E接与门AND5的一个输入端，与门AND5的另一个输入端接CLK1，D触发器D2、D3的时钟输入端都接CLK1，同时，与门AND1的输出端A还接与门AND2的一个输入端，AND2的另一个输入端接D触发器D3的反相输出端，AND2的输出端接D触发器D1的输入端，D触发器D1的同相输出端接D触发器D4的输入端，D2的同相输出端D接与门AND4的一个输入端，与门AND4的另一个输入端接CLK2，D触发器D1、D4的时钟输入端都接CLK2，D触发器D4的异步复位端Reset接POWER，或门OR的一个输入端接与门AND4的输出端F，另一个输入端接与门AND5的输出端G，或门OR的输出端为最终的时钟输出信号CLK_OUT。

假设起始时刻，系统由电池供电，时钟源为内部低频时钟CLK1，T1时刻，外接电源供电，POWER信号变为高电平，此后经一个周期的时钟稳定时间，用于等待CLK2输出稳定，T2时刻，CLK1时钟上升沿处，SWITCH信号变为高电平，系统开始进行时钟切换，与门AND1输出A变为高电平，经反相器INV反相后输入与门AND3，使得AND3输出C立即为低电平，经过两个CLK1周期，T3时刻，AND3输出端C的低电平传递到D3的同相输出端E，从而关闭了与门AND5的输出，使其输出G保持低电平，同时，D3反相输出端输出高电平，使得AND2的输出端B输出高电平，经过两个CLK2周期，T4时刻，高电平信号传递至D触发器D4，使其同相输出端D输出高电平，与门AND4打开，其输出F与CLK2具有相同的波形，由于AND5输出G保持低电平，则或门OR的输出与AND4的输出F相同，即时钟输出CLK_OUT信号与时钟CLK2相同，时钟切换完成由低频时钟CLK1到高频时钟CLK2的切换。

T5时刻，系统控制下，时钟由高频时钟CLK2切换为低频时钟CLK1，此时SWITCH变为低电平，则AND1输出端A立即变为低电平，同时使得AND2输出端B立即变为低电平，经过两个CLK2周期，T6时刻，AND2输出端B的低电平传递到D4的同相输出端D，从而关闭了与门AND4的输出，使其输出F保持低电平，同时，D4反相输出端输出高电平，使得AND3的输出端C输出高电平，经过两个CLK1周期，T7时刻，高电平信号传递至D触发器D3，使其同相输出端E输出高电平，与门AND5打开，其输出G与CLK1具有相同的波形，由于AND4输出F保持低电平，则或门OR的输出与AND5的输出G相同，即时钟输出CLK_OUT信号与时钟CLK1相同，时钟切换完成由高频时钟CLK2到低频时钟CLK1的切换，整个切换过程无毛刺产生；

T8-T9-T10时间段，时钟切换在SWITCH信号控制下，完成了由CLK1向CLK2的切换，切换过程同T2-T3-T4时间段完全相同；

T11时刻，外部电源意外掉电，使得CLK2时钟丢失，此时，POWER信号转为低电平，受POWER影响，SWITCH也转变为低电平，与门AND1输出A立即变为低电平，同时，D触发器D4异步复位端Reset输入有效低电平，立即复位，使得同相输出端D立即输出低电平，关闭与门AND4输出，使F保持低电平。D4的反相输出端输出高电平，使得与门ADN3输出C为高电平，此后在第二个CLK1时钟上升沿，高电平信号传递到D3的同相输出端，使E为高电平，与门AND5打开，其输出G与CLK1具有相同的波形，由于AND4输出F保持低电平，则或门OR的输出与AND5的输出G相同，即时钟输出CLK_OUT信号与时钟CLK1相同，时钟切换完成高频时钟CLK2丢失后切换到低频时钟CLK1的功能，整个切换过程无毛刺产生。

本发明的特点及有益效果是：

本发明提出的无毛刺时钟切换结构，结构简单，通用性强，可以用于不稳定时钟与稳定时钟间的切换，切换过程安全可靠。

附图说明：

图1安全无毛刺时钟切换结构电路图。

图2安全无毛刺时钟切换结构波形图。

具体实施方式

本发明针对现有无毛刺时钟切换结构某一时钟丢失后会出现无法切换的问题，提出一种更加安全可靠的无毛刺时钟切换电路结构。

如图1所示，为本发明提出的安全无毛刺时钟切换结构电路图。该结构由二输入与门AND1、AND2、AND3、AND4、AND5、反相器INV、二输入或门OR、D触发器D1、D2、D3、D4构成。D触发器D4含有异步复位端Reset，当其输入为低电平时，D4的同相输出端立刻变为低电平。CLK1、CLK2为两种不同时钟输入源，CLK1为稳定的内部低频时钟；CLK2为不稳定的外部高频时钟，只有外接电源供电时，才会存在。POWER为外接电源标志信号，当其为高电平时，代表外接电源，当其为低电平时，代表由内部电池供电。SWITCH为时钟切换选择信号，当其为高电平时，时钟需要切换到外部高频时钟，当其为低电平时，时钟需要切换到内部低频时钟。

与门AND1的一个输入端接POWER，另一个输入端接SWITCH，输出端A接反相器INV的输入端，反相器INV的输出端接与门AND3的一个输入端。AND3的另一个输入端接D触发器D4的反相输出端。AND3的输出端C接D触发器D2的输入端。D触发器D2的同相输出端接D触发器D3的输入端，D3的同相输出端E接与门AND5的一个输入端，与门AND5的另一个输入端接CLK1。D触发器D2、D3的时钟输入端都接CLK1。同时，与门AND1的输出端A还接与门AND2的一个输入端，AND2的另一个输入端接D触发器D3的反相输出端，AND2的输出端接D触发器D1的输入端，D触发器D1的同相输出端接D触发器D4的输入端，D2的同相输出端D接与门AND4的一个输入端，与门AND4的另一个输入端接CLK2。D触发器D1、D4的时钟输入端都接CLK2。D触发器D4的异步复位端Reset接POWER。或门OR的一个输入端接与门AND4的输出端F，另一个输入端接与门AND5的输出端G，或门OR的输出端为最终的时钟输出信号CLK_OUT。

以下将结合图2时钟切换波形图，对本发明提出的时钟切换结构工作原理进行详细说明。假设起始时刻，系统由电池供电，时钟源为内部低频时钟CLK1。T1时刻，外接电源供电，POWER信号变为高电平。此后经一个周期的时钟稳定时间，用于等待CLK2输出稳定。T2时刻，CLK1时钟上升沿处，SWITCH信号变为高电平，系统开始进行时钟切换，与门AND1输出A变为高电平，经反相器INV反相后输入与门AND3，使得AND3输出C立即为低电平。经过两个CLK1周期，T3时刻，AND3输出端C的低电平传递到D3的同相输出端E，从而关闭了与门AND5的输出，使其输出G保持低电平。同时，D3反相输出端输出高电平，使得AND2的输出端B输出高电平。经过两个CLK2周期，T4时刻，高电平信号传递至D触发器D4，使其同相输出端D输出高电平，与门AND4打开，其输出F与CLK2具有相同的波形。由于AND5输出G保持低电平，则或门OR的输出与AND4的输出F相同，即时钟输出CLK_OUT信号与时钟CLK2相同。时钟切换完成由低频时钟CLK1到高频时钟CLK2的切换，整个切换过程无毛刺产生。

T5时刻，系统控制下，时钟由高频时钟CLK2切换为低频时钟CLK1。此时SWITCH变为低电平。则AND1输出端A立即变为低电平，同时使得AND2输出端B立即变为低电平。经过两个CLK2周期，T6时刻，AND2输出端B的低电平传递到D4的同相输出端D，从而关闭了与门AND4的输出，使其输出F保持低电平。同时，D4反相输出端输出高电平，使得AND3的输出端C输出高电平。经过两个CLK1周期，T7时刻，高电平信号传递至D触发器D3，使其同相输出端E输出高电平，与门AND5打开，其输出G与CLK1具有相同的波形。由于AND4输出F保持低电平，则或门OR的输出与AND5的输出G相同，即时钟输出CLK_OUT信号与时钟CLK1相同。时钟切换完成由高频时钟CLK2到低频时钟CLK1的切换，整个切换过程无毛刺产生。

T8-T9-T10时间段，时钟切换在SWITCH信号控制下，完成了由CLK1向CLK2的切换，切换过程同T2-T3-T4时间段完全相同。

T11时刻，外部电源意外掉电，使得CLK2时钟丢失。此时，POWER信号转为低电平。受POWER影响，SWITCH也转变为低电平。与门AND1输出A立即变为低电平。同时，D触发器D4异步复位端Reset输入有效低电平，立即复位，使得同相输出端D立即输出低电平，关闭与门AND4输出，使F保持低电平。D4的反相输出端输出高电平，使得与门ADN3输出C为高电平。此后在第二个CLK1时钟上升沿，高电平信号传递到D3的同相输出端，使E为高电平，与门AND5打开，其输出G与CLK1具有相同的波形。由于AND4输出F保持低电平，则或门OR的输出与AND5的输出G相同，即时钟输出CLK_OUT信号与时钟CLK1相同。时钟切换完成高频时钟CLK2丢失后切换到低频时钟CLK1的功能，整个切换过程无毛刺产生。

如图1所示，使用前先依据该图搭建电路，再将稳定的时钟源作为CLK1，不稳定的时钟源作为CLK2，并依据要求提供外接电源标志信号POWER与时钟切换选择信号SWITCH。本发明的保护范围并不以上述实施方式为限，本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入保护范围。

Claims (2)

1.一种安全无毛刺时钟切换结构，其特征是，由二输入与门AND1、AND2、AND3、AND4、AND5、反相器INV、二输入或门OR、D触发器D1、D2、D3、D4构成，D触发器D4含有异步复位端Reset，当其输入为低电平时，D4的同相输出端立刻变为低电平，CLK1、CLK2为两种不同时钟输入源，CLK1为稳定的内部低频时钟；CLK2为不稳定的外部高频时钟，只有外接电源供电时，才会存在。POWER为外接电源标志信号，当其为高电平时，代表外接电源，当其为低电平时，代表由内部电池供电，SWITCH为时钟切换选择信号，当其为高电平时，时钟需要切换到外部高频时钟，当其为低电平时，时钟需要切换到内部低频时钟；

与门AND1的一个输入端接POWER，另一个输入端接SWITCH，输出端A接反相器INV的输入端，反相器INV的输出端接与门AND3的一个输入端，AND3的另一个输入端接D触发器D4的反相输出端，AND3的输出端C接D触发器D2的输入端，D触发器D2的同相输出端接D触发器D3的输入端，D3的同相输出端E接与门AND5的一个输入端，与门AND5的另一个输入端接CLK1，D触发器D2、D3的时钟输入端都接CLK1，同时，与门AND1的输出端A还接与门AND2的一个输入端，AND2的另一个输入端接D触发器D3的反相输出端，AND2的输出端接D触发器D1的输入端，D触发器D1的同相输出端接D触发器D4的输入端，D2的同相输出端D接与门AND4的一个输入端，与门AND4的另一个输入端接CLK2，D触发器D1、D4的时钟输入端都接CLK2，D触发器D4的异步复位端Reset接POWER，或门OR的一个输入端接与门AND4的输出端F，另一个输入端接与门AND5的输出端G，或门OR的输出端为最终的时钟输出信号CLK_OUT。

2.如权利要求1所述的安全无毛刺时钟切换结构，其特征是，假设起始时刻，系统由电池供电，时钟源为内部低频时钟CLK1，T1时刻，外接电源供电，POWER信号变为高电平，此后经一个周期的时钟稳定时间，用于等待CLK2输出稳定，T2时刻，CLK1时钟上升沿处，SWITCH信号变为高电平，系统开始进行时钟切换，与门AND1输出A变为高电平，经反相器INV反相后输入与门AND3，使得AND3输出C立即为低电平，经过两个CLK1周期，T3时刻，AND3输出端C的低电平传递到D3的同相输出端E，从而关闭了与门AND5的输出，使其输出G保持低电平，同时，D3反相输出端输出高电平，使得AND2的输出端B输出高电平，经过两个CLK2周期，T4时刻，高电平信号传递至D触发器D4，使其同相输出端D输出高电平，与门AND4打开，其输出F与CLK2具有相同的波形，由于AND5输出G保持低电平，则或门OR的输出与AND4的输出F相同，即时钟输出CLK_OUT信号与时钟CLK2相同，时钟切换完成由低频时钟CLK1到高频时钟CLK2的切换；

T5时刻，系统控制下，时钟由高频时钟CLK2切换为低频时钟CLK1，此时SWITCH变为低电平，则AND1输出端A立即变为低电平，同时使得AND2输出端B立即变为低电平，经过两个CLK2周期，T6时刻，AND2输出端B的低电平传递到D4的同相输出端D，从而关闭了与门AND4的输出，使其输出F保持低电平，同时，D4反相输出端输出高电平，使得AND3的输出端C输出高电平，经过两个CLK1周期，T7时刻，高电平信号传递至D触发器D3，使其同相输出端E输出高电平，与门AND5打开，其输出G与CLK1具有相同的波形，由于AND4输出F保持低电平，则或门OR的输出与AND5的输出G相同，即时钟输出CLK_OUT信号与时钟CLK1相同，时钟切换完成由高频时钟CLK2到低频时钟CLK1的切换，整个切换过程无毛刺产生；

T8-T9-T10时间段，时钟切换在SWITCH信号控制下，完成了由CLK1向CLK2的切换，切换过程同T2-T3-T4时间段完全相同；

T11时刻，外部电源意外掉电，使得CLK2时钟丢失，此时，POWER信号转为低电平，受POWER影响，SWITCH也转变为低电平，与门AND1输出A立即变为低电平，同时，D触发器D4异步复位端Reset输入有效低电平，立即复位，使得同相输出端D立即输出低电平，关闭与门AND4输出，使F保持低电平。D4的反相输出端输出高电平，使得与门ADN3输出C为高电平，此后在第二个CLK1时钟上升沿，高电平信号传递到D3的同相输出端，使E为高电平，与门AND5打开，其输出G与CLK1具有相同的波形，由于AND4输出F保持低电平，则或门OR的输出与AND5的输出G相同，即时钟输出CLK_OUT信号与时钟CLK1相同，时钟切换完成高频时钟CLK2丢失后切换到低频时钟CLK1的功能，整个切换过程无毛刺产生。