CN107147380A - 一种同步控制电路及包含该电路的多芯片级联电路 - Google Patents

Abstract

本发明涉及一种同步控制电路，包括反馈控制电路、级联判断电路和同步信号输出电路，反馈控制电路接收所述同步信号输出电路的输出信号，并根据反馈控制电路的使能信号和同步信号输出电路的输出信号判断芯片是否为主芯片；级联判断电路接收所述芯片的时钟信号，并输出级联判断信号，当所述芯片为主芯片时，判断主芯片是否为级联模式；同步信号输出电路接收同步信号和反馈控制电路的输出信号，当所述级联判断电路判断所述主芯片为级联模式时，输出同步信号。通过设计一种电路结构简单的同步控制电路，达到了自动识别主从片，级联所需管脚少，级联方便，可操作性强，占用面积小的效果。

Description

一种同步控制电路及包含该电路的多芯片级联电路

技术领域

本发明涉及多芯片级联领域，具体涉及一种同步控制电路及包含该电路的多芯片级联电路。

背景技术

在很多应用环境中单级芯片很难提供足够的功率和驱动能力，因此经常需要将相同的芯片进行级联工作，当一个芯片检测到使能信号产生了时钟信号之后，该时钟信号被通信到其他相同芯片，使得其他芯片保持同步工作。为了避免级联带来的冲突，主片的时钟频率将会决定其他从片的开关频率。

在级联时主从片的信号输入端接在一起且与输入电压相连，主从片的输出端接在一起用于驱动负载。工作过程中主片通过同步模块控制从片工作，该模块提供同步工作所需要的时钟信号给级联的各个从片。目前的时钟同步控制一般需要两个控制信号，即同步时钟信号及同步控制信号，外加一个芯片使能控制信号，主片负责产生时钟信号，从片负责通过同步模块接收主片产生的时钟信号，主从片共同驱动负载。

现有技术采用的同步模块电路结构复杂，占用面积较大，管脚较多，级联时接线复杂，级联操作不方便,增加了设计复杂度。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种同步控制电路，克服现有技术采用的同步模块电路结构复杂，占用面积较大，管脚较多，级联时接线复杂，级联操作不方便的缺陷。

本发明解决其技术问题所采用的技术方案是：提供一种同步控制电路，包括反馈控制电路、级联判断电路和同步信号输出电路：所述反馈控制电路，用于接收所述同步信号输出电路的输出信号，并根据所述反馈控制电路的使能信号和所述同步信号输出电路的输出信号判断芯片是否为主芯片；所述级联判断电路，用于接收所述芯片的时钟信号，并输出级联判断信号，当所述芯片为主芯片时，判断所述主芯片是否为级联模式；同步信号输出电路，用于接收同步信号和所述反馈控制电路的输出信号，当所述级联判断电路判断所述主芯片为级联模式时，输出同步信号。

所述反馈控制电路包括D触发器和与门，所述D触发器的时钟端接收所述同步信号输出电路的输出信号，所述与门接收D触发器的正向输出端的输出信号和所述芯片的使能信号：

当所述芯片的使能信号为低电平时，若所述同步信号输出电路无时钟信号输出，则所述芯片处于主芯片待机或者从芯片；若所述同步信号输出电路有时钟信号输出，则所述芯片为从芯片；

当所述芯片的使能信号为高电平时，所述芯片为主芯片。

所述级联判断电路包括级联判断信号产生电路、下拉电路和上拉电路：所述级联判断信号产生电路，用于接收所述芯片的时钟信号，并输出所述级联判断信号，以控制所述下拉电路和所述上拉电路的工作状态；所述下拉电路和所述上拉电路的输出端与所述同步信号输出电路的输出端相连，用于判断所述芯片是否为级联模式；

当所述级联判断信号产生电路输出高电平时，所述下拉电路工作，所述同步信号输出电路的输出端为低电平，且当所述级联判断信号产生电路输出低电平时，所述上拉电路工作，所述同步信号输出电路的输出端也为低电平，则所述级联判断电路判断所述主芯片为单级模式；

当所述级联判断信号产生电路输出高电平时，所述下拉电路工作时，所述同步信号输出电路的输出端为低电平，且当所述级联判断信号产生电路输出低电平时，所述上拉电路工作，所述同步信号输出电路的输出端为高电平，则所述级联判断电路判断所述主芯片为级联模式。

所述同步信号输出电路包括三态门，所述三态门的输入端与所述反馈控制电路的输出端相连，另一输入端与所述芯片的同步信号相连，当所述反馈控制电路的使能信号为高电平且所述级联判断电路判断所述芯片为级联模式时，所述三态门输出所述同步信号。

本发明还提供一种多芯片级联电路，其特征在于，采用如权利要求1至4任一项所述的同步控制电路实现多芯片级联。

本发明的有益效果在于，本发明的同步控制电路能自动识别主从片，级联时所需管脚少，级联方便，可操作性强，电路结构简单，占用面积小。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是本发明一实施例的同步控制电路100的电路框图；

图2是本发明一实施例的反馈控制电路200的电路图；

图3是本发明又一实施例的反馈控制电路300的电路图；

图4是本发明一实施例的级联判断电路400的电路框图；

图5是本发明一实施例的级联判断信号产生电路500的电路图；

图6是本发明一实施例的下拉电路600的电路图；

图7是本发明一实施例的上拉电路700的电路图；

图8是本发明一实施例的同步控制电路800的电路框图；

图9是本发明一实施例的同步控制电路900的电路图；

图10是本发明一实施例的多芯片级联电路110的电路原理图；

图11是本发明一实施例的同步控制电路控制时序图。

具体实施方式

现结合附图，对本发明的较佳实施例作详细说明。

如图1所示，是本发明一实施例的同步控制电路100的电路框图，包括同步信号输出电路101、反馈控制电路103和级联判断电路105。同步信号输出电路101接收同步信号和反馈控制电路103的输出信号；在具体实施方式中，所述同步信号可以是芯片内部振荡器产生的时钟信号。当芯片为主片且为级联状态时，同步信号输出电路101将同步信号输出给从芯片。在具体实施方式中，芯片内部振荡器产生的时钟信号可以是芯片根据不同负载产生的不同频率的时钟信号。反馈控制电路103采集同步信号输出电路101的输出信号，并根据反馈控制电路103的使能信号和同步信号输出电路101的输出信号判断芯片是否为主芯片。在具体实施方式中，反馈控制电路103的使能信号可以是芯片的使能信号。级联判断电路105接收芯片内部的时钟信号，并产生级联判断信号，当所述芯片为主芯片时，级联判断电路105判断所述主芯片是否为级联模式，当所述级联判断电路105判断所述主芯片为级联模式时，同步信号输出电路101输出所述主芯片的同步信号。在具体实施方式中，级联判断电路105可接收芯片的内部时钟信号可以是芯片固有的、频率不变的时钟信号。同步控制电路100可设计在芯片内部，提供一种电路结构简单，自动识别主从芯片，所用管脚少，占用面积小，级联方便，可操作性强的同步控制电路。

图2是本发明一实施例的反馈控制电路200的电路图。反馈控制电路200可包括D触发器201和与门203，D触发器201的D输入端与电源相连，时钟端与同步信号输出电路的输出端sync相连，D触发器201的正向输出端Q和与门203相连，反馈控制电路200的使能信号EN和与门203的另一输入端相连，与门203的输出信号作为同步信号输出电路的控制信号。当使能信号EN为低电平时，如果无时钟信号通过同步信号输出电路的sync端输出，表明该芯片处于主片休眠或者作为从片负责接收主片的时钟信号；如果同步信号输出电路的sync端有时钟信号流入芯片，则表明芯片为从片；当使能信号EN为高电平时，表明该芯片为主片，此时，若级联判断电路判断主芯片工作在单级模式，同步信号输出电路不输出同步信号；若级联判断电路判断主芯片工作在级联模式，此时主片内部产生的同步时钟信号被同步信号输出电路的sync端输出到芯片外，供从芯片使用。反馈控制电路主要起到识别主从芯片的作用。应当理解，可根据反馈控制电路的功能合理设计其他电路，同样可以实现反馈同步信号输出电路的输出信号的功能。图3即示出了另一反馈控制电路的实施方式。

图4是本发明一实施例的级联判断电路400的电路框图。级联判断电路400可包括级联判断信号产生电路401、下拉电路403和上拉电路405。级联判断信号产生电路401接收芯片的时钟信号，输出信号tile_ck控制下拉电路403和上拉电路405的工作状态；在具体实施方式中，级联判断信号产生电路401所接收的芯片的时钟信号可以是芯片固有的、频率不变的时钟信号。下拉电路403可避免在判断芯片工作状态之前，同步信号输出电路的输出端sync出现浮动电位进而影响反馈控制电路的检测，通过上拉电路405判断芯片工作在单级模式还是级联模式，以决定是否将主芯片产生的同步信号通过同步信号输出电路的输出端sync端输出。在具体实施方式中，可根据实际需求设计符合级联判断信号产生电路401、下拉电路403和上拉电路405功能的电路。

在一实施方式中，可采用如图5所示的级联判断信号产生电路。本实施例的级联判断信号产生电路包括与非门501、D触发器503、D触发器505、与非门507、与非门509和非门511，与非门501接收芯片内部的时钟信号和与非门509输出的反馈信号，与非门501的输出信号与D触发器503的时钟端相连，D触发器503的D输入端与D触发器503的反向输出端相连，D触发器503的反向输出端与D触发器505的时钟端相连，D触发器505的D输入端与D触发器505的反向输出端相连，D触发器505的正向输出端Q连接与非门507的输入端，与非门507的另一输入端与D触发器503的反向输出端相连，与非门507输出级联判断信号tilt_ck，非门511的输入端连接D触发器503的反向输出端输出端和与非门509相连，与非门509的另一输入端与D触发器505的正向输出端Q相连，与非门509的输出端连接与非门501的一输入端。应当理解，可根据级联判断信号产生电路的功能合理设计其他电路，同样可以实现产生级联判断信号的功能。

在一实施方式中，如图6所示，下拉电路可采用NMOS管，NMOS管的源极接地，栅极与级联判断信号产生电路的输出端相连，漏极与同步信号输出电路的输出端相连。应当理解，可根据下拉电路的功能合理设计其他电路，同样可以实现下拉电路的功能。

在一实施方式中，如图7所示，上拉电路可采用PMOS管，PMOS管的源极接电源，栅极与级联判断信号产生电路的输出端相连，漏极与同步信号输出电路的输出端相连。应当理解，可根据上拉电路的功能合理设计其他电路，同样可以实现上拉电路的功能。

在具体实施方式中，当级联判断信号产生电路输出高电平时，下拉电路工作，同步信号输出电路的输出端为低电平，如果当级联判断信号产生电路输出低电平时，上拉电路工作，同步信号输出电路的输出端也为低电平时，则级联判断电路判断主芯片为单级模式；当级联判断信号产生电路输出高电平时，所述下拉电路工作，同步信号输出电路的输出端为低电平，且当级联判断信号产生电路输出低电平时，上拉电路工作，同步信号输出电路的输出端为高电平时，级联判断电路判断所述主芯片为级联模式。应当理解，可根据级联判断信号产生电路的功能合理设计其他电路，同样可以实现控制下拉电路和上拉电路工作状态的功能。

在一实施方式中，同步信号输出电路可包括三态门，三态门的输入端与反馈控制电路的输出端相连，三态门的另一输入端与同步时钟信号相连。当反馈控制电路的使能信号为高电平且所述级联判断电路判断所述芯片为级联状态时，所述三态门输出同步信号。在具体实施方式中，当识别为从片时，则三态门关闭，从片的sync端负责接收主片的同步信号工作；当反馈控制电路识别为芯片为主片时，若下拉为低电平上拉也为低电平，说明同步信号输出电路的输出端sync处于接地状态，表明芯片工作在单级模式，三态门一直为高阻态，同步信号输出电路不输出同步信号；当出现下拉为低电平上拉为高电平时，反馈控制电路被触发为高电平，促使三态门一直处于导通状态，表明主芯片处于级联模式，此时主芯片内部产生的同步信号通过三态门被sync端输出到芯片外，供从片使用。应当理解，可根据同步信号输出电路的功能合理设计其他电路，同样可以实现输出同步信号的功能。

图8是本发明一实施例的同步控制电路800的电路框图。同步控制电路800可包括反馈控制电路801、级联判断信号产生电路803、下拉电路805、上拉电路807和三态门809，其中，级联判断信号产生电路803、下拉电路805、上拉电路807组成级联判断电路。Fsw信号为同步信号，在具体实施方式中，Fsw信号可为芯片内部振荡器产生的时钟信号，sync为同步控制电路的输出端，负责将主芯片产生的时钟信号输出，用于控制从片的工作。芯片上电完成后，反馈控制电路801首先自动识别芯片是主片还是从片，当识别为从片时，则三态门809关闭，sync端负责接收主片的同步信号；当反馈控制电路801识别为主芯片时，若级联判断信号产生电路803控制下拉电路805工作时，sync端输出低电平，若级联判断信号产生电路803控制上拉电路807工作时，sync端输出也为低电平，说明sync端处于接地状态，表明芯片工作在单级模式，三态门809一直为高阻态，同步控制电路800不输出同步信号；当出现级联判断信号产生电路803控制下拉电路805工作时，sync端输出低电平，级联判断信号产生电路803控制上拉电路807工作时，sync端输出为高电平，则反馈控制电路801被触发为高电平，促使三态门809一直处于导通状态，表明主片处于级联模式，此时主片内部振荡器产生的同步信号Fsw通过三态门809被sync端输出到芯片外，供从片使用。

图9是本发明一实施例的同步控制电路900的电路图。同步信号输出电路901包括了一个三态门T1；反馈控制电路903包括D触发器D1和与门；级联判断电路905包括级联判断信号产生电路和下拉电路NMOS管和上拉电路PMOS管，级联判断信号产生电路包括两个D触发器、三个与非门和一个非门。本实施例的同步控制电路900可设计在芯片内部，所以，反馈控制电路903连接的使能信号可以是芯片外部给的使能信号。当反馈控制电路903的使能信号EN为低电平时，反馈控制电路903输出的三态门控制信号为低电平，三态门T1处于高阻态，若无时钟信号通过同步信号输出电路901的sync端输出，表明该芯片处于主片待机或者从片状态，若同步信号输出电路901的sync端有时钟信号流入芯片，表明芯片处于从片状态。当反馈控制电路903的使能信号EN为高电平时，表明芯片为主片，此时，若级联判断电路905输出高电平，下拉电路工作，同步信号输出电路901的sync端输出低电平，当级联判断电路905输出低电平时，上拉电路工作，若同步信号输出电路901的sync端输出同样也是低电平，反馈控制电路903的D触发器D1不被触发，三态门控制信号输出低电平，表明芯片工作在单级模式，三态门T1一直为高阻态，同步信号输出电路901不输出同步信号；若级联判断电路905输出高电平，下拉电路工作，同步信号输出电路901的sync端输出低电平，当级联判断电路905输出低电平时，上拉电路工作，若同步信号输出电路901的sync端输出是高电平，则反馈控制电路903的D触发器D1被上升沿触发，三态门控制信号输出高电平，三态门T1处于导通状态，表明主片处于级联模式，此时主片内部振荡器产生的时钟信号Fsw被同步信号输出电路输出到芯片外，供从片使用。

图10是本发明一实施例的多芯片级联电路110的电路示意图。所有级联芯片内部都设置有本发明的同步控制电路，所有级联芯片的输入信号接在一起并与输入电压相连，所有级联芯片的输出信号接在一起共同驱动负载，所有芯片的sync端接在一起由主片的时钟频率同步控制所有从片，应用本发明同步电路的芯片级联时所需管脚少，接线非常简单。

图11是本发明一实施例的同步控制电路控制时序图。Fsw信号为主片内部振荡器产生的用于同步的时钟信号，当EN信号为高电平时表明是主片模式，下拉电路高电平有效，上拉电路低电平有效，此时级联判断信号产生电路输出的信号tile_ck使得下拉电路先启动，当输出低电平时上拉电路工作，sync端电位被由低拉到高，反馈控制电路被上升沿触发，三态门工作在导通状态，主片的Fsw时钟信号开始被输出到同步sync端，供从片使用。

本发明提供的同步控制电路通过芯片的sync端就实现了多芯片的同步时钟控制，级联时接线非常简单方便，可操作性强；同步电路只需要用到上下拉电路、三态门和反馈控制电路即可实现多芯片的时钟同步控制。

应当理解的是，以上实施例仅用以说明本发明的技术方案，而非对其限制，对本领域技术人员来说，可以对上述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而所有这些修改和替换，都应属于本发明所附权利要求的保护范围。

Claims (5)

1.一种同步控制电路，其特征在于，包括反馈控制电路、级联判断电路和同步信号输出电路：

所述反馈控制电路，用于接收所述同步信号输出电路的输出信号，并根据所述反馈控制电路的使能信号和所述同步信号输出电路的输出信号判断芯片是否为主芯片；

所述级联判断电路，用于接收所述芯片的时钟信号，并输出级联判断信号，当所述芯片为主芯片时，判断所述主芯片是否为级联模式；

同步信号输出电路，用于接收同步信号和所述反馈控制电路的输出信号，当所述级联判断电路判断所述主芯片为级联模式时，输出同步信号。

2.如权利要求1所述同步控制电路，其特征在于，所述反馈控制电路包括D触发器和与门，所述D触发器的时钟端接收所述同步信号输出电路的输出信号，所述与门接收所述D触发器的正向输出端的输出信号和所述芯片的使能信号：

当所述芯片的使能信号为低电平时，若所述同步信号输出电路无时钟信号输出，则所述芯片为主芯片待机状态或者从芯片；若所述同步信号输出电路有时钟信号输出，则所述芯片为从芯片；

当所述芯片的使能信号为高电平时，所述芯片为主芯片。

3.如权利要求1所述同步控制电路，其特征在于，所述级联判断电路包括级联判断信号产生电路、下拉电路和上拉电路：

所述级联判断信号产生电路，用于接收所述芯片的时钟信号，并输出所述级联判断信号，以控制所述下拉电路和所述上拉电路；

所述下拉电路和所述上拉电路的输出端与所述同步信号输出电路的输出端相连，用于判断所述芯片是否为级联模式；

当所述级联判断信号产生电路输出高电平时，所述下拉电路工作，所述同步信号输出电路的输出端为低电平；当所述级联判断信号产生电路输出低电平时，所述上拉电路工作，所述同步信号输出电路的输出端也为低电平，则所述级联判断电路判断所述主芯片为单级模式；

当所述级联判断信号产生电路输出高电平时，所述下拉电路工作，所述同步信号输出电路的输出端为低电平；当所述级联判断信号产生电路输出低电平时，所述上拉电路工作，所述同步信号输出电路的输出端为高电平，则所述级联判断电路判断所述主芯片为级联模式。

4.如权利要求1所述同步控制电路，其特征在于，所述同步信号输出电路包括三态门，所述三态门的输入端与所述反馈控制电路的输出端相连，另一输入端与所述同步信号相连，当所述反馈控制电路的使能信号为高电平且所述级联判断电路判断所述芯片为级联模式时，所述三态门输出所述同步信号。

5.一种多芯片级联电路，其特征在于，采用如权利要求1至4任一项所述的同步控制电路实现多芯片级联。