CN101150313A - 半导体集成电路装置及电子装置 - Google Patents

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Abstract

提供一种利用了ZSCCMOS电路的半导体集成电路装置，具有组合电路(10)，该组合电路(10)包括多个逻辑门电路(11～14)，接收数据保持电路(21、22)的输出。数据保持电路(21、22)在电源切断时能够继续数据的保持，且在作为控制信号NS被赋予了固定值时，输出规定的固定值。在数据保持电路(21、22)的输出为规定的固定值时，输出“L”的逻辑门电路(11、13)其电源端与模拟电源线VDDV和低电位电源线VSS连接，输出“H”的逻辑门电路(12、14)其电源端与高电位电源线VDD和模拟电源线VSSV连接。由此，当电源切断时，组合电路的各逻辑门电路的输出成为期望的状态，且在电源恢复时，组合电路可靠地返回到电源切断前的状态。

Description

半导体集成电路装置及电子装置
技术领域
本发明涉及一种在半导体集成电路中进行电力控制来实现低消耗电力化的技术。
背景技术
以往，作为实现半导体集成电路的低消耗电力化的方法，公知有使用锯齿形超级截止CMOS电路(Zigzag Super Cut-off CMOS(ZSCCMOS))与锯齿形加速栅MOS(Zigzag Boosted Gate MOS(ZBGMOS))的方法。
图8表示ZSCCMOS电路的电路结构。如图8所示，ZSCCMOS电路中，在成为电源切断对象的组合电路50中，对于在电源切断之前为“L”输出的逻辑门电路而言，高电位侧电源端与通过电力控制用晶体管MP和高电位电源线VDD连接的模拟电源线VDDV连接，低电位侧电源端与低电位电源线VSS连接。另外，对于在电源切断之前为“H”输出的逻辑门电路而言，高电位侧电源端与高电位电源线VDD连接，低电位侧电源端与通过电力控制用晶体管MN和低电位电源线VSS连接的其他模拟电源线VSSV连接。
根据该电路构成，可以将电力控制用晶体管的栅极/漏极电压保持得低，并且能够尽早确定电源恢复时组合电路50的状态(参照非专利文献1)。
【非专利文献1】Kyeong-sik Min et.Al，“Zigzag Super Cut-off CMOS(ZSCCMOS)Block Activation with Self-Adaptive Voltage LevelController：An Alternative to Clock-Gating Scheme in LeakageDominant Era”，2003 IEEE International Solid-State CircuitsConference，session 22，TD：Embedded Technologies，Paper 22.8
但是，在上述的低消耗电力电路技术中存在以下的问题。
为了实现图8所示的电路结构，在使电力控制用晶体管截止的电源切断之前，需要确定组合电路50的各逻辑门的输出是“H”还是“L”。因此，在非专利文献1中，作为对组合电路50赋予输出的触发电路采用了图9所示的电路结构。在图9的电路结构中，能够从外部输入非同步的复位信号或设定信号，将触发电路的输出强制固定为“L”或“H”。然而，图9的电路结构中，在使电力控制用晶体管截止的电源切断之前，触发电路会被设定为初始状态。因此，触发电路无法对所保持的数据继续进行保持，从而，在电源恢复时，组合电路50的状态无法返回到电源切断前的状态，而总是被初始设定。
另外，在非专利文献1中还公开了图10的电路结构。图10的电路结构被构成为在触发电路的Q输出侧(从动锁存(slave latch)电路侧)保持数据。即，由于时钟控制倒相器G102和变换器G103由高阈值电压的MOS晶体管构成，各电源端与高电位电源线VDD和低电位电源线VSS连接，所以，即使电力控制用晶体管截止也能够保持数据。而且，在各电源端和电源之间插入了电力控制用晶体管，当电力控制用晶体管截止时，时钟控制倒相器G101起到切断主锁存电路的输出的作用。
然而，由于在图10的构成中保持Q输出数据，所以触发电路的输出可以成为“H”也可以成为“L”。即，在电源切断时，触发电路的输出不确定为“H”还是“L”。从而，无法唯一确定组合电路50的各逻辑门电路的输出，在电路设计时，会发生无法决定将各逻辑门电路的电源端与电源线连接还是与模拟电源线连接的重大问题。
发明内容
本发明是鉴于上述问题点而完成的发明，其目的在于，在采用了ZSCCMOS电路的半导体集成电路装置中，当电源切断时组合电路的各逻辑门电路的输出会成为希望的状态，且当电源恢复时，组合电路能够可靠地返回到电源切断前的状态。
在本发明中，半导体集成电路装置具备：至少一个数据保持电路；包括多个逻辑门电路，并接收所述数据保持电路的输出的组合电路；高电位电源线及低电位电源线；通过第一电力控制用晶体管与所述高电位电源线连接的第一模拟电源线；和通过第二电力控制用晶体管与所述低电位电源线连接的第二模拟电源线；当所述数据保持电路的输出为规定的固定值时，所述组合电路的各逻辑门电路中，对于输出“L”的逻辑门电路而言，高电位侧电源端与所述第一模拟电源线连接，且低电位侧电源端与所述低电位电源线连接，另一方面，对于输出“H”的逻辑门电路而言，高电位侧电源端与所述高电位电源线连接，且低电位侧电源端与所述第二模拟电源线连接；所述数据保持电路在所述第一及第二电力控制用晶体管截止的电源切断时，能够继续进行数据的保持，并且，在接收控制信号且作为该控制信号被赋予了规定值时，能够输出所述规定的固定值。
根据本发明，由于数据保持电路在电源切断时能够继续数据的保持，所以，当电源恢复时能够输出在电源切断前保持的数据。因此，接收数据保持电路的输出的组合电路在电源恢复时会在短时间内可靠地返回到电源切断前的状态。而且，由于数据保持电路在被赋予了规定值作为控制信号时能够输出规定的固定值，所以，当在电源切断前被赋予规定值作为控制信号时，将输出规定的固定值。因此，接收数据保持电路的输出的组合电路在电源切断之前接收规定的固定值，从而，高电位侧电源端与第一模拟电源线连接且低电位侧电源端与低电位电源线连接的逻辑门电路输出“L”；高电位侧电源端与高电位电源线连接且低电位侧电源端与第二模拟电源线连接的逻辑门电路输出“H”。即，各逻辑门电路的输出成为电路设计时所设想的期望状态。
而且，在所述本发明的半导体集成电路装置中，所述数据保持电路是具有主锁存电路及从动锁存电路的触发电路，所述主锁存电路在电源切断时保持数据，所述从动锁存电路在所述控制信号为所述规定值时输出所述规定的固定值。
并且，所述主锁存电路具备：接收D输入的第一逻辑门电路；和保持所述第一逻辑门电路的输出，且高电位侧电源端及低电位侧电源端分别与所述高电位电源线及所述低电位电源线连接的第一数据保持用变换器电路；所述从动锁存电路具备：接收所述主锁存电路的输出，并且，在接收所述控制信号，且所述控制信号为所述规定值时输出所述规定固定值的第二逻辑门电路；和对所述第二逻辑门电路的输出进行保持的第二数据保持用变换器电路。
而且，在所述本发明的半导体集成电路装置中，所述数据保持电路是具有主锁存电路及锁存输出控制电路的锁存电路，所述主锁存电路在电源切断时保持数据；所述锁存输出控制电路在所述控制信号为所述规定值时输出所述规定的固定值。
并且，所述主锁存电路具备：接收D输入的第一逻辑门电路；和保持所述第一逻辑门电路的输出，并且高电位侧电源端及低电位侧电源端分别与所述高电位电源线及所述低电位电源线连接的第一数据保持用变换器电路；所述锁存输出控制电路具备：接收所述主锁存电路的输出，并在接收所述控制信号且所述控制信号为所述规定值时，输出所述规定固定值的第二逻辑门电路。
另外，在所述本发明的半导体集成电路装置中，对于所述第一及第二电力控制用晶体管而言，阈值电压的绝对值比构成所述组合电路的晶体管的阈值电压的绝对值高，对所述第一及第二电力控制用晶体管的栅极施加的信号，其高电平在所述高电位电源线的电压以上，低电平在所述低电位电源线的电压以下。
此外，在所述本发明的半导体集成电路装置中，对于所述第一及第二电力控制用晶体管而言，阈值电压的绝对值在构成所述组合电路的晶体管的阈值电压绝对值以下或为耗尽型，对所述第一及第二电力控制用晶体管的栅极施加的信号，其高电平在所述高电位电源线的电压以上，低电平在所述低电位电源线的电压以下。
而且，在所述本发明的半导体集成电路装置中，所述第一及第二电力控制用晶体管形成在SOI(Silicon on Insulator)构造的硅基板上。
并且，在所述本发明的半导体集成电路装置中，构成所述数据保持电路及所述组合电路的各晶体管形成在SOI构造的硅基板上。
此外，本发明的电子装置具备：所述本发明的半导体集成电路装置、和向所述半导体集成电路装置供给电源的电源装置。
根据本发明，由于在电源切断时也能够保持数据保持电路的数据，并且从数据保持电路输出规定的固定值，所以，不仅可使组合电路的各逻辑门的输出成为期望的状态，而且在电源恢复时能够使组合电路的状态在短时间内可靠地返回到电源切断前的状态。
附图说明
图1是表示本发明的实施方式1所涉及的半导体集成电路装置的构成的电路图。
图2是表示本发明的实施方式1所涉及的触发电路的构成的电路图。
图3是表示时钟控制倒相器电路的构成的电路图。
图4是表示本发明的实施方式2所涉及的触发电路的构成的电路图。
图5是表示本发明的实施方式3所涉及的锁存电路的构成的电路图。
图6是表示本发明的实施方式4所涉及的锁存电路的构成的电路图。
图7是表示本发明的实施方式5所涉及的电子装置的构成的框图。
图8是表示ZSCCMOS电路的构成的电路图。
图9是表示现有触发电路的构成的电路图。
图10是表示现有触发电路的构成的电路图。
图中：VDD-高电位电源线，VSS-低电位电源线，MP-第一电力控制用晶体管，MN-第二电力控制用晶体管，VDDV-第一模拟电源线，VSSV-第二模拟电源线，1-半导体集成电路装置，2-电源装置，10-组合电路，11、12、13、14-逻辑门电路，21、22-触发电路(数据保持电路)，200-主锁存电路，201-第一逻辑门电路，202-第一数据保持用变换器电路，210-从动锁存电路，211-第二逻辑门电路，212-第二数据保持用变换器电路，220-从动锁存电路，221-第二逻辑门电路，222-第二数据保持用变换器电路，230-锁存输出控制电路，231-第二逻辑门电路，240-锁存输出控制电路，241-第二逻辑门电路。
具体实施方式
下面，参照附图对本发明的实施方式进行说明。其中，在以下的说明中，使用了MIS(Metal Insulated Semiconductor)晶体管的作为代表例的MOS(Metal Oxide Semiconductor)晶体管，作为构成电路的晶体管。
(实施方式1)
图1是表示本发明的实施方式1所涉及的半导体集成电路装置的电路结构图。图1中，可实现ZSCCMOS电路或ZBGMOS电路。
在图1中，设置有高电位电源线VDD及低电位电源线VSS、借助第一电力控制用晶体管MP与高电位电源线VDD连接的第一模拟电源线VDDV、和借助第二电力控制用晶体管MN与低电位电源线VSS连接的第二模拟电源线VSSV。其中，符号VDD、VSS表示电源线自身和对该电源线供给的电源电压两者。
组合电路10具备多个逻辑门电路11、12、13、14。而且，组合电路10接收作为数据保持电路的触发电路21、22的输出，并且对触发电路23赋予输出。
在触发电路21的输出是规定的作为固定值的“H”，且触发电路22的输出是规定的作为固定值的“H”时，组合电路10的各逻辑门电路中，逻辑门电路11、13输出“L”，逻辑门电路12、14输出“H”。对于输出“L”的逻辑门电路11、13而言，高电位侧电源端与第一模拟电源线VDDV连接，并且，低电位侧电源端与低电位电源线VSS连接。另一方面，对于输出“H”的逻辑门电路12、14而言，高电位侧电源端与高电位电源线VDD连接，并且，低电位侧电源端与第二模拟电源线VSSV连接。
电平变换电路31向第一及第二电力控制用晶体管MP、MN的栅极分别供给信号VGP、VGN，控制其导通截止。在第一及第二电力控制用晶体管MP、MN截止时，组合电路10及触发电路21、22、23的电源被切断。
这里，在VDD和VSS的基础上，对电平变换电路31施加VGH和VGL作为电源电压。而且，VGH为高电位电源电压VDD以上，VGL为低电位电源电压VSS以下。即，满足下述关系。
VGH≥VDD    VGL≤VSS
另外，在将第一及第二电力控制用晶体管MP、MN的阈值电压绝对值，设定得比构成组合电路10的晶体管的阈值电压的绝对值高的情况下，对信号VGN施加VSS作为低电平，施加VGH作为高电平；对信号VGP施加VDD作为高电平，施加VGL作为低电平。通过将信号VGN的高电平VGH设定在VDD以上，将信号VGP的低电平VGL设定在VSS以下，可以降低第一及第二电力控制用晶体管MP、MN的导通电阻。
或者，在将第一及第二电力控制用晶体管MP、MN的阈值电压绝对值，设定在构成组合电路10的晶体管的阈值电压的绝对值以下，或设定为耗尽型时，对信号VGN施加VGL作为低电平，施加VDD作为高电平；对信号VGP施加VGH作为高电平，施加VSS作为低电平。通过将信号VGN的低电平VGL设定在VSS以下，将信号VGP的高电平VGH设定在VDD以上，可以减少第一及第二电力控制用晶体管MP、MN的截止泄漏(off leak)。并且，如果第一及第二电力控制用晶体管MP、MN的栅极耐压，则通过将信号VGN的高电平设为VGH，信号VGP的低电平设定为VGL，可以降低第一及第二电力控制用晶体管MP、MN的导通电阻。
而且，触发电路21、22构成为在第一及第二电力控制用晶体管MP、MN处于截止的电源切断时，能够继续进行数据的保持。另外，构成为在接收控制信号NS，并赋予了规定值(这里为“L”)作为控制信号NS时，能够输出“H”作为规定的固定值。触发电路23也同样地构成。控制电路32向触发电路21、22、23供给控制信号NS。
图2是表示本实施方式所涉及的触发电路的一个构成例的电路图。在图2的构成中，触发电路具备主锁存电路200及从动锁存电路210。主锁存电路200在电源切断时保持数据，从动锁存电路210在控制信号NS为“L”时输出“H”。
在图2中，主锁存电路200具备：接收D输入的第一逻辑门电路201、和对第一逻辑门电路201的输出进行保持的第一数据保持用变换器电路202。第一逻辑门电路201由时钟控制倒相器G1构成。时钟控制倒相器G1的高电位侧电源端及低电位侧电源端分别与第一及第二模拟电源线VDDV、VSSV连接。第一数据保持用变换器电路202由时钟控制倒相器G2及变换器G3构成。时钟控制倒相器G2及变换器G3由具有高阈值电压的MOS晶体管构成。而且，对于时钟控制倒相器G2及变换器G3而言，高电位侧电源端及低电位侧电源端分别与高电位电源线VDD及低电位电源线VSS连接。由此，即使在电源切断时，第一数据保持用变换器电路202也能够保持数据。
从动锁存电路210具备：接收主锁存电路200的输出的第二逻辑门电路211、和对第二逻辑门电路211的输出进行保持的第二数据保持用变换器212。第二逻辑门电路211由将控制信号NS作为一方输入的时钟控制NAND电路G4构成。即，第二逻辑门电路211具有能够被控制信号NS控制的设定功能，在控制信号NS为“L”时输出“H”。而且，时钟控制NAND电路G4的低电位侧电源端与第二模拟电源线VSSV连接。第二数据保持用变换器212由时钟控制倒相器G5及变换器G6构成。对于时钟控制倒相器G5而言，高电位侧电源端与高电位电源线VDD连接，并且，低电位侧电源端与第二模拟电源线VSSV连接。对于变换器G6而言，高电位侧电源端与第一模拟电源线VDDV连接，并且，低电位侧电源端与低电位电源线VSS连接。
图3是表示时钟控制倒相器的具体电路结构的例子的图。
下面，对如上所述构成的半导体集成电路装置的动作进行说明。
在电源切断时，电平变换电路31根据信号CTL，基于栅极电压VGP、VGN使第一及第二电力控制用晶体管MP、MN截止。而且，在使第一及第二电力控制用MOS晶体管MP、MN截止之前，时钟信号CLK被设定为“L”。此时，D输入没有唯一决定为是“H”还是“L”。另外，此时控制电路32将控制信号NS设定为“L”。
当时钟信号CLK成为“L”时，在主锁存电路200中，构成第一逻辑门电路201的时钟控制倒相器电路G1处于输出为Hi-Z(高阻抗)状态。而且，对于构成第一数据保持用变换器电路202的时钟控制倒相器G2及变换器G3而言，电源端直接与高电位电源线VDD及低电位电源线VSS连接，处于总是被供给电源的状态。因此，主锁存电路200可以继续保持数据。此外，由于构成时钟控制倒相器G2及变换器G3的晶体管其阈值电压十分高，所以，电源泄漏尤其不会成为问题。
另外，在使第一及第二电力控制用晶体管MP、MN截止之前，控制电路32将控制信号NS设定为“L”。由此，在从动锁存电路210中，对于构成第二逻辑门电路211的时钟控制NAND电路G4而言，作为一方输入的控制信号NS成为“L”，因此输出“H”。而且，构成第二数据保持用变换器电路212的时钟控制倒相器G5的输出成为Hi-Z状态。因此，从动锁存电路210可以输出“H”作为Q输出。
在电源切断时，通过从触发电路21、22输出“H”，在组合电路10中，逻辑门电路11、13的输出成为“L”；逻辑门电路12、14的输出成为“H”。因此，对于逻辑门电路11、13而言，将高电位侧电源端与第一模拟电源线VDDV连接，将低电位侧电源端与低电位电源线VSS连接即可；对于逻辑门电路12、14而言，将高电位侧电源端与高电位电源线VDD连接，将低电位侧电源端与第二模拟电源线VSSV连接即可，可在电路设计上决定。
另一方面，在使电源恢复时，电平变换电路31根据信号CTL，以栅极电压VGP、VGN使第一及第二电力控制用晶体管MP、MN导通。而且，此时控制电路32将控制信号NS设定为“H”。由于触发电路21、22中，在电源切断过程中也继续进行数据保持，所以，在使电源恢复时，会从触发电路21、22输出与保持数据对应的数据作为Q输出。因此，组合电路10的内部状态在短时间内恢复成电源切断前的状态。
这样，根据本实施方式，由于触发电路21、22在电源切断时能够继续数据的保持，所以，当电源恢复时能够输出在电源切断前保持的数据。因此，组合电路10在电源恢复时将以短时间可靠地回复到电源切断前的状态。另外，如果在电源切断前被赋予规定值“L”作为控制信号NS，则触发电路21、22将输出“H”作为规定的固定值。因此，组合电路10在电源切断前接收“H”，从而，逻辑门电路11、13输出“L”，逻辑门电路12、14输出“H”。即，各逻辑门电路11～14的输出成为电路设计时所设想的期望状态。也就是说，在电源切断时，可以使组合电路10的各逻辑门11～14的输出处于期望的状态，并且在电源恢复时，以短时间使组合电路10的状态可靠地返回到电源切断前的状态。
(实施方式2)
在本发明的实施方式2中，与实施方式1的不同之处在于，对图1的组合电路10赋予输出的、作为数据保持电路的触发电路的构成。
在上述实施方式1中，对图1的组合电路10赋予输出的触发电路21、22被构成，在电源切断时输出“H”作为规定的固定值。不过，对组合电路10赋予输出的触发电路也可构成为输出“L”作为规定的固定值。该情况下，只要在触发电路的输出为“L”时，对于输出“L”的逻辑门电路而言，高电位侧电源端与第一模拟电源线VDDV连接，且低电位侧电源端与低电位电源线VSS连接；另一方面，对于输出“H”的逻辑门电路而言，高电位侧电源端与高电位电源线VDD连接，且低电位侧电源端与第二模拟电源线VSSV连接即可。
即，在本实施方式中，与实施方式1相同之处在于：作为数据保持电路的触发电路构成为在电源切断时能够继续数据的保持，与实施方式1的不同点在于：当接收控制信号，且作为控制信号被赋予了规定值时，输出“L”作为规定的固定值。
图4是表示本实施方式所涉及的触发电路的一个构成例的电路图。在图4的构成中，触发电路具备：主锁存电路200及从动锁存电路220。主锁存电路200与图2所示的构成同样，在电源切断时保持数据。从动锁存电路220接收控制信号R，在控制信号R为“H”时输出“L”。
从动锁存电路220具备：接收主锁存电路200的输出的第二逻辑门电路221、和对第二逻辑门电路221的输出进行保持的第二数据保持用变换器电路222。第二逻辑门电路221由将控制信号R作为一方输入的时钟控制NOR电路G14构成。即，第二逻辑门电路221具有可被控制信号R控制的复位功能，在控制信号R为“H”时输出“L”。而且，时钟控制NOR电路G14的高电位侧电源端与第一模拟电源线VDDV连接。第二数据保持用变换器电路222由时钟控制倒相器G15及变换器G16构成。对于时钟控制倒相器G15而言，高电位侧电源端与第一模拟电源线VDDV连接，并且，低电位侧电源端与低电位电源线VSS连接。对于变换器G16而言，高电位侧电源端与高电位电源线VDD连接，并且，低电位侧电源端与第二模拟电源线VSSV连接。
本实施方式的半导体集成电路装置的动作与实施方式1大致相同。其中，在使第一及第二电力控制用晶体管MP、MN截止之前，控制电路(未图示)将控制信号R设定为“H”。由此，在从动锁存电路220中，由于作为一方输入的控制信号R成为“H”，所以，构成第二逻辑门电路221的时钟控制NOR电路G14输出“L”。另外，构成第二数据保持用变换器电路222的时钟控制倒相器G15的输出成为Hi-Z状态。从而，从动锁存电路220可输出“L”作为Q输出。
在本实施方式中也能够得到与实施方式1同样的作用效果。即，由于本实施方式所涉及的触发电路在电源切断时能够继续数据的保持，所以，在电源恢复时可输出电源切断前所保持的数据。因此，接收触发电路的输出的组合电路在电源恢复时，会在短时间内可靠地返回到电源切断前的状态。而且，如果触发电路在电源切断之前被赋予规定值“H”作为控制信号R，则输出“L”作为规定的固定值。因此，组合电路的各逻辑门电路的输出将成为电路设计时所设想的规定状态。即，在电源切断时可以使组合电路的各逻辑门的输出成为期望的状态，并且在电源恢复时，能够在短时间内使组合电路的状态可靠地返回到电源切断前的状态。
(实施方式3)
在本发明的实施方式3中，作为对图1的组合电路10赋予输出的数据保持电路，替代触发电路而设置了锁存电路。
在上述的实施方式1、2中，对组合电路10赋予了触发电路的输出。但是，对组合电路10赋予输出的数据保持电路不限定于触发电路，例如也可以是这里所说明的锁存电路。
在本实施方式中，作为数据保持电路的锁存电路被构成为，在电源切断时能够继续数据的保持，而且，当接收控制信号，且被赋予了规定值作为控制信号时，输出规定的固定值。这里，输出“H”作为规定的固定值。
图5是表示本实施方式所涉及的锁存电路的一个构成例的电路图。在图5的构成中，锁存电路具备主锁存电路200及锁存输出控制电路230。主锁存电路200与图2所示的构成同样，在电源切断时保持数据。锁存输出控制电路230接收控制信号NS，在控制信号NS为“L”时输出“H”。
锁存输出控制电路230具备对主锁存电路200的输出进行接收的第二逻辑门电路231。第二逻辑门电路231由将控制信号NS作为一方输入的NAND电路G24构成。即，第二逻辑门电路231在控制信号NS为“L”时输出“H”。
本实施方式中，在使第一及第二电力控制用晶体管MP、MN截止之前，控制电路(未图示)将控制信号NS设定为“L”。由此，在锁存输出控制电路230中，由于作为一方输入的控制信号NS成为“L”，所以，构成第二逻辑门电路231的NAND电路G24输出“H”，为此，锁存输出控制电路230能够输出“H”作为Q输出。
在本实施方式中也能够得到与实施方式1同样的作用效果。即，由于本实施方式所涉及的锁存电路在电源切断时能够继续数据的保持，所以，在电源恢复时可输出电源切断前所保持的数据。因此，接收锁存电路的输出的组合电路在电源恢复时，会在短时间内可靠地返回到电源切断前的状态。而且，如果锁存电路在电源切断之前被赋予规定值“L”作为控制信号NS，则输出“H”作为规定的固定值。因此，组合电路的各逻辑门电路的输出将成为电路设计时所设想的规定状态。即，在电源切断时可以使组合电路的各逻辑门的输出成为期望的状态，并且在电源恢复时，能够在短时间内使组合电路的状态可靠地返回到电源切断前的状态。
(实施方式4)
在本发明的实施方式4中，与实施方式3的不同之处在于：对图1的组合电路10赋予输出的、作为数据保持电路的锁存电路的构成。
即，在本实施方式中，与实施方式3相同点在于：作为数据保持电路的锁存电路构成为在电源切断时能够继续数据的保持，与实施方式3的不同点在于：当接收控制信号，且作为控制信号被赋予了规定值时，输出“L”作为规定的固定值。
图6是表示本实施方式所涉及的锁存电路的一个构成例的电路图。在图6的构成中，锁存电路具备：主锁存电路200及锁存输出控制电路240。主锁存电路200与图2所示的构成同样，在电源切断时保持数据。锁存输出控制电路240接收控制信号R，在控制信号R为“H”时输出“L”。
锁存输出控制电路240具备：接收主锁存电路200的输出的第二逻辑门电路241。第二逻辑门电路241由将控制信号R作为一方输入的NOR电路G34构成。即，第二逻辑门电路241在控制信号R为“H”时输出“L”。
本实施方式中，在使第一及第二电力控制用晶体管MP、MN截止之前，控制电路(未图示)将控制信号R设定为“H”。由此，在锁存输出控制电路240中，由于作为一方输入的控制信号R成为“H”，所以，构成第二逻辑门电路241的NOR电路G34输出“L”。从而，锁存输出控制电路240可输出“L”作为Q输出。
在本实施方式中也能够得到与实施方式1同样的作用效果。即，由于本实施方式所涉及的锁存电路在电源切断时能够继续数据的保持，所以，在电源恢复时可输出电源切断前所保持的数据。因此，接收锁存电路的输出的组合电路在电源恢复时，会在短时间内可靠地返回到电源切断前的状态。而且，如果锁存电路在电源切断之前被赋予规定值“H”作为控制信号R，则输出“L”作为规定的固定值。因此，组合电路的各逻辑门电路的输出将成为电路设计时所设想的规定状态。即，在电源切断时可以使组合电路的各逻辑门的输出成为期望的状态，并且在电源恢复时，能够在短时间内使组合电路的状态可靠地返回到电源切断前的状态。
(实施方式5)
图7是表示本发明的实施方式5所涉及的电子装置的构成框图。在图7中，电子装置具备：半导体集成电路装置1、和对该半导体集成电路装置1供给电源的电源装置2。作为半导体集成电路装置1可以使用在上述的各实施方式1～4中已详细说明的任意一个半导体集成电路装置。作为该电子装置具体可设想移动电话、DVD解码器等。
电源装置2具备：电池或AC-DC变换器等电力供给源3、对由电力供给源3产生的电源电压进行输入的电源输入端子4a和4b、接通或断开电源电压的电源开关5、以及接收电力供给源3的电源电压来生成并供给半导体集成电路装置1所需要的电压的电压控制装置6。
采用了电池作为电力供给源3的电子装置，作为长时间使用的便携设备是非常有效的。而且，在使用了AC-DC变换器作为电力供给源3的电子装置中，也可以充分期待节省电力化的效果。
另外，以上的说明只是本发明优选实施方式的例证，本发明的范围不限定于此。
而且，在本实施方式中采用了半导体集成电路装置这一名称，但这只是为了说明方便，当然也可称为半导体集成电路、逻辑电路等。
并且，构成半导体集成电路装置的各电路部，例如电平变换电路等的种类、数量及连接方法等不限定于上述的实施方式。而且，对于数据保持电路的个数及电路构成而言，也不限定于上述的实施方式。
上述各实施方式可按基板被电分离后的多个电路模块实现。
进而，除了在通常的硅基板上构成的MOS晶体管之外，也可以对由SOI(Silicon On Insulator)构造的MOS晶体管构成的半导体集成电路实施本发明。
例如，可以将第一及电源控制用晶体管MP、MN形成在SOI构造的硅基板上。由此，可获得不引起锁定(latch up)的优点。另外，构成数据保持电路及组合电路的各晶体管也可以形成在SOI构造的硅基板上。
工业上的可利用性
本发明作为在半导体集成电路的低消耗电力化基础上，同时实现高性能化的方法是非常有效的。

Claims (10)

1.一种半导体集成电路装置，具备：
至少一个数据保持电路；
包括多个逻辑门电路，并接收所述数据保持电路的输出的组合电路；
高电位电源线及低电位电源线；
通过第一电力控制用晶体管与所述高电位电源线连接的第一模拟电源线；和
通过第二电力控制用晶体管与所述低电位电源线连接的第二模拟电源线，
当所述数据保持电路的输出为规定的固定值时，所述组合电路的各逻辑门电路中，对于输出“L”的逻辑门电路而言，高电位侧电源端与所述第一模拟电源线连接，且低电位侧电源端与所述低电位电源线连接，另一方面，对于输出“H”的逻辑门电路而言，高电位侧电源端与所述高电位电源线连接，且低电位侧电源端与所述第二模拟电源线连接，
所述数据保持电路在所述第一及第二电力控制用晶体管截止的电源切断时，能够继续进行数据的保持，并且，
在接收控制信号且作为该控制信号被赋予了规定值时，能够输出所述规定的固定值。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述数据保持电路是具有主锁存电路及从动锁存电路的触发电路，
所述主锁存电路在电源切断时保持数据，
所述从动锁存电路在所述控制信号为所述规定值时输出所述规定的固定值。
3.根据权利要求2所述的半导体集成电路装置，其特征在于，
所述主锁存电路具备：接收D输入的第一逻辑门电路；和保持所述第一逻辑门电路的输出，且高电位侧电源端及低电位侧电源端分别与所述高电位电源线及所述低电位电源线连接的第一数据保持用变换器电路，
所述从动锁存电路具备：接收所述主锁存电路的输出，并且，在接收所述控制信号，且所述控制信号为所述规定值时输出所述规定固定值的第二逻辑门电路；和
对所述第二逻辑门电路的输出进行保持的第二数据保持用变换器电路。
4.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述数据保持电路是具有主锁存电路及锁存输出控制电路的锁存电路，
所述主锁存电路在电源切断时保持数据；
所述锁存输出控制电路在所述控制信号为所述规定值时输出所述规定的固定值。
5.根据权利要求4所述的半导体集成电路装置，其特征在于，
所述主锁存电路具备：接收D输入的第一逻辑门电路；和
保持所述第一逻辑门电路的输出，并且高电位侧电源端及低电位侧电源端分别与所述高电位电源线及所述低电位电源线连接的第一数据保持用变换器电路，
所述锁存输出控制电路具备：接收所述主锁存电路的输出，并在接收所述控制信号且所述控制信号为所述规定值时，输出所述规定固定值的第二逻辑门电路。
6.根据权利要求1所述的半导体集成电路装置，其特征在于，
对于所述第一及第二电力控制用晶体管而言，阈值电压的绝对值比构成所述组合电路的晶体管的阈值电压的绝对值高，
对所述第一及第二电力控制用晶体管的栅极施加的信号，其高电平在所述高电位电源线的电压以上，低电平在所述低电位电源线的电压以下。
7.根据权利要求1所述的半导体集成电路装置，其特征在于，
对于所述第一及第二电力控制用晶体管而言，阈值电压的绝对值在构成所述组合电路的晶体管的阈值电压的绝对值以下或为耗尽型，
对所述第一及第二电力控制用晶体管的栅极施加的信号，其高电平在所述高电位电源线的电压以上，低电平在所述低电位电源线的电压以下。
8.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述第一及第二电力控制用晶体管形成在SOI构造的硅基板上。
9.根据权利要求1所述的半导体集成电路装置，其特征在于，
构成所述数据保持电路及所述组合电路的各晶体管形成在SOI构造的硅基板上。
10.一种电子装置，具备：权利要求1所述的半导体集成电路装置、和向所述半导体集成电路装置供给电源的电源装置。
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