KR20080026487A - 반도체집적회로장치 및 전자장치 - Google Patents

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KR20080026487A
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미노루 이토
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은, ZSCCMOS회로를 이용한 반도체집적회로장치에 있어서, 전원차단 시에, 조합회로의 각 논리게이트회로 출력이 원하는 상태로 되며 또, 전원복귀 시에, 조합회로가 전원차단 전의 상태로 확실하게 돌아오도록 하는 것이다.
조합회로(10)는, 복수의 논리게이트회로(11∼14)를 포함하며, 데이터유지회로(21, 22)의 출력을 받는다. 데이터유지회로(21, 22)는, 전원차단 시에 데이터를 계속 유지하기가 가능하며 또, 제어신호(NS)로서 소정값이 부여되었을 때, 소정의 고정값을 출력한다. 데이터유지회로(21, 22)의 출력이 소정의 고정값일 때, "L"을 출력하는 논리게이트회로(11, 13)는, 전원단이 의사 전원선(VDDV)과 저전위 전원선(VSS)에 접속되며, "H"를 출력하는 논리게이트회로(12, 14)는, 전원단이 고전위 전원선(VDD)과 의사 전원선(VSSV)에 접속된다.
Figure P1020070088235
반도체집적회로, 저소비전력화, 전력제어, 의사 전원선, 조합회로, 논리게이트회로

Description

반도체집적회로장치 및 전자장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND ELECTRONIC DEVICE}
도 1은, 본 발명의 제 1 실시예에 관한 반도체집적회로장치의 구성을 나타낸 회로도.
도 2는, 본 발명의 제 1 실시예에 관한 플립플롭회로의 구성을 나타낸 회로도.
도 3은, 클록제어 인버터회로의 구성을 나타낸 회로도.
도 4는, 본 발명의 제 2 실시예에 관한 플립플롭회로의 구성을 나타낸 회로도.
도 5는, 본 발명의 제 3 실시예에 관한 래치회로의 구성을 나타낸 회로도.
도 6은, 본 발명의 제 4 실시예에 관한 래치회로의 구성을 나타낸 회로도.
도 7은, 본 발명의 제 5 실시예에 관한 전자장치의 구성을 나타낸 블록도.
도 8은, ZSCCMOS회로의 구성을 나타낸 회로도.
도 9는 종래의 플립플롭회로 구성을 나타낸 회로도.
도 10은 종래의 플립플롭회로 구성을 나타낸 회로도.
[도면의 주요 부분에 대한 부호의 설명]
VDD : 고전위 전원선 VSS : 저전위 전원선
MP : 제 1 전력제어용 트랜지스터 MN : 제 2 전력제어용 트랜지스터
VDDV : 제 1 의사 전원선 VSSV : 제 2 의사 전원선
1 : 반도체집적회로장치 2 : 전원장치
10 : 조합회로 11, 12, 13, 14 : 논리게이트회로
21, 22 : 플립플롭회로(데이터유지회로)
200 : 마스터 래치회로 201 : 제 1 논리게이트회로
211, 221, 231, 241 : 제 2 논리게이트회로
202 : 제 1 데이터유지용 인버터회로 210, 220 : 슬레이브 래치회로
212, 222 : 제 2 데이터유지용 인버터회로
230, 240 : 래치출력 제어회로
본 발명은, 반도체집적회로에 있어서 전력제어를 행하며, 저소비전력화를 실현하는 기술에 관한 것이다.
종래, 반도체집적회로의 저소비전력화를 실현하는 방법으로서, ZSCCMOS(Zigzag Super Cut-off CMOS)회로나, ZBGMOS(Zigzag Boosted Gate MOS)회로를 이용하는 방법이 알려져 있다.
도 8은 ZSCCMOS회로의 회로구성을 나타낸다. 도 8에 나타낸 바와 같이, ZSCCMOS회로에서는, 전원차단 대상이 되는 조합회로(50)에서, 전원차단 직전에 "L"출력인 논리게이트회로는, 고전위측 전원단이, 전력제어용 트랜지스터(MP)를 개재하고 고전위 전원선(VDD)에 접속된 의사 전원선(VDDV)과 접속되며, 저전위측 전원단이, 저전위 전원선(VSS)과 접속된다. 또 전원차단 직전에 "H"출력인 논리게이트회로는, 고전위측 전원단이, 고전위 전원선(VDD)과 접속되며, 저전위측 전원단이, 전력제어용 트랜지스터(MN)를 개재하고 저전위 전원선(VSS)에 접속된 다른 의사 전원선(VSSV)과 접속된다.
이 회로구성에 의해, 전력제어용 트랜지스터의 게이트-드레인전압을 낮게 유지할 수 있으며, 또 전원복귀 시의 조합회로(50) 상태를 빨리 확정할 수 있다(비특허문헌 1 참조).
비특허문헌 1
Kyeong-sik Min 외, "Zigzag Super Cut-off CMOS(ZSCCMOS) Block Activation with Self-Adaptive Voltage Level Controller: An Alternative to Clock-Gating Scheme in Leakage Dominant Era", 2003 IEEE International Solid-State Circuits Conference, session 22, TD: Embedded Technologies, Paper 22.8
그러나 전술한 저소비전력 회로기술에는 다음과 같은 문제가 있다.
도 8과 같은 회로구성을 실현하기 위해서는, 전력제어용 트랜지스터를 오프로 하는 전원차단 직전에, 조합회로(50)의 각 논리게이트 출력이 "H"인지 "L"인지 확정될 필요가 있다. 이를 위해 비특허문헌 1에는, 조합회로(50)에 출력을 부여하는 플립플롭회로로서 도 9와 같은 회로구성이 기재되어 있다. 도 9의 회로구성에서는, 외부로부터 비동기의 리셋신호 또는 세트신호를 입력하여, 플립플롭회로의 출력을 강제적으로 "L" 또는 "H"로 고정시키기가 가능하게 구성된다. 그러나 도 9의 회로구성에서는, 전력제어용 트랜지스터를 오프로 하는 전원차단 직전에, 플립플롭회로는 초기상태로 설정되어버린다. 때문에 플립플롭회로는 유지했던 데이터를 계속 유지할 수 없게 되며, 따라서 전원이 복귀되었을 때, 조합회로(50)의 상태는 전원차단전의 상태로 돌아오지 않고, 항상 초기설정 되어 버린다.
또 비특허문헌 1에는, 도 10과 같은 회로구성도 기재되어 있다. 도 10의 회로구성에서는, 플립플롭회로의 Q출력 쪽(슬레이브 래치회로 쪽)에서 데이터를 유지하도록 구성된다. 즉, 클록제어 인버터(G102)와 인버터(G103)는 고임계값전압의 MOS트랜지스터로 구성되며, 각 전원단이 고전위 전원선(VDD)과 저전위 전원선(VSS)에 접속되므로, 전력제어용 트랜지스터가 오프 되어도 데이터를 유지할 수 있다. 또, 클록제어 인버터(G101)는 각 전원단과 전원 사이로 전력제어용 트랜지스터가 삽입되며, 전력제어용 트랜지스터가 오프 되면 마스터 래치회로의 출력을 차단하는 동작을 한다.
그러나 도 10의 구성에서는, Q출력 데이터를 유지하기 위해, 플립플롭회로의 출력은 "H"로도 "L"로도 될 수 있다. 즉, 전원차단 시에 플립플롭회로의 출력이 "H"인지 "L"인지 확정되지 않게 된다. 따라서 조합회로(50)의 각 논리게이트회로 출력을 일의적으로 확정시킬 수 없게 되며, 회로설계 시에, 각 논리게이트회로의 전원단을, 전원선에 접속시킬지 의사 전원선에 접속시킬지를 결정할 수 없다는 중대한 문제가 발생한다.
본 발명은 이러한 점에 감안하여 이루어진 것으로, ZSCCMOS회로를 이용한 반도체집적회로장치에 있어서, 전원차단 시에, 조합회로의 각 논리게이트회로 출력이 원하는 상태로 되며, 또, 전원복귀 시에, 조합회로가 전원차단전의 상태로 확실하게 돌아오도록 하는 것을 목적으로 한다.
본 발명에서는 반도체집적회로장치로서, 적어도 1개의 데이터유지회로와, 복수의 논리게이트회로를 포함하며, 상기 데이터유지회로의 출력을 받는 조합회로와, 고전위 전원선 및 저전위 전원선과, 상기 고전위 전원선에 제 1 전력제어용 트랜지스터를 개재하고 접속된 제 1 의사 전원선과, 상기 저전위 전원선에 제 2 전력제어용 트랜지스터를 개재하고 접속된 제 2 의사 전원선을 구비하며, 상기 조합회로의 각 논리게이트회로 중, 상기 데이터유지회로의 출력이 소정 고정값일 때, "L"을 출력하는 것은, 고전위측 전원단이 상기 제 1 의사 전원선에 접속됨과 더불어, 저전위측 전원단이 상기 저전위 전원선에 접속되는 한편, "H"를 출력하는 것은, 고전위측 전원단이 상기 고전위 전원선에 접속됨과 더불어, 저전위측 전원단이 상기 제 2 의사 전원선에 접속되고, 상기 데이터유지회로는, 상기 제 1 및 제 2 전력제어용 트랜지스터를 오프 하는 전원차단 시에 있어서, 데이터를 계속 유지하기가 가능하며 또, 제어신호를 받고, 이 제어신호로서 소정값이 부여되었을 때, 상기 소정의 고정값이 출력 가능하게 구성된다.
본 발명에 의하면, 데이터유지회로는, 전원차단 시에 데이터를 계속 유지하기가 가능하므로, 전원이 복귀되었을 때, 전원차단 전에 유지했던 데이터를 출력할 수 있다. 이에 따라, 데이터유지회로의 출력을 받는 조합회로는, 전원복귀 시에, 확실하게 또 단시간에 전원차단 전의 상태로 돌아온다. 또, 데이터유지회로는, 제어신호로서 소정값이 부여되었을 때, 소정의 고정값이 출력 가능하므로, 전원차단 전에 제어신호로서 소정값이 부여되면, 소정의 고정값을 출력한다. 이로써, 데이터유지회로의 출력을 받는 조합회로는 전원차단 전에 소정의 고정값을 받게 되며, 따라서 고전위측 전원단이 제 1 의사 전원선에 접속됨과 더불어, 저전위측 전원단이 저전위 전원선에 접속된 논리게이트회로는 "L"을 출력하고, 고전위측 전원단이 고전위 전원선에 접속됨과 더불어, 저전위측 전원단이 제 2 의사 전원선에 접속된 논리게이트회로는 "H"를 출력한다. 즉, 각 논리게이트회로의 출력이 회로설계 시에 상정한 원하는 상태로 된다.
또 상기 본 발명에 관한 반도체집적회로장치에 있어서, 상기 데이터유지회로는, 마스터 래치회로 및 슬레이브 래치회로를 갖는 플립플롭회로이며, 상기 마스터 래치회로는, 전원차단 시에 데이터를 유지하고, 상기 슬레이브 래치회로는, 상기 제어신호가 상기 소정값일 때, 상기 소정의 고정값을 출력하는 것이 바람직하다.
또한 상기 마스터 래치회로는, D입력을 받는 제 1 논리게이트회로와, 상기 제 1 논리게이트회로의 출력을 유지하며, 또 고전위측 전원단 및 저전위측 전원단이 상기 고전위 전원선 및 상기 저전위 전원선과 각각 접속된 제 1 데이터유지용 인버터회로를 구비하고, 상기 슬레이브 래치회로는 상기 마스터 래치회로의 출력을 받는 동시에, 상기 제어신호를 받으며, 상기 제어신호가 상기 소정값일 때, 상기 소정의 고정값을 출력하는 제 2 논리게이트회로와, 상기 제 2 논리게이트회로의 출력을 유지하는 제 2 데이터유지용 인버터회로를 구비하는 것이 바람직하다.
또, 상기 본 발명에 관한 반도체집적회로장치에 있어서 상기 데이터유지회로는, 마스터 래치회로 및 래치출력 제어회로를 갖는 래치회로이며, 상기 마스터 래치회로는, 전원차단 시에 데이터를 유지하고, 상기 래치출력 제어회로는, 상기 제어신호가 상기 소정값일 때, 상기 소정의 고정값을 출력하는 것이 바람직하다.
그리고 상기 마스터 래치회로는, D입력을 받는 제 1 논리게이트회로와, 상기 제 1 논리게이트회로의 출력을 유지하며, 또 고전위측 전원단 및 저전위측 전원단이 상기 고전위 전원선 및 상기 저전위 전원선과 각각 접속된 제 1 데이터유지용 인버터회로를 구비하고, 상기 래치출력 제어회로는, 상기 마스터 래치회로의 출력을 받는 동시에, 상기 제어신호를 받으며, 상기 제어신호가 상기 소정값일 때, 상기 소정의 고정값을 출력하는 제 2 논리게이트회로를 구비하는 것이 바람직하다.
또 상기 본 발명에 관한 반도체집적회로장치에 있어서, 상기 제 1 및 제 2 전력제어용 트랜지스터는, 임계값전압의 절대값이, 상기 조합회로를 구성하는 트랜지스터의 임계값전압 절대값보다 높으며, 상기 제 1 및 제 2 전력제어용 트랜지스터의 게이트에 인가되는 신호는, 고레벨이 상기 고전위 전원선의 전압 이상이고, 저레벨이 상기 저전위 전원선의 전압 이하인 것이 바람직하다.
또한 상기 본 발명에 관한 반도체집적회로장치에 있어서, 상기 제 1 및 제 2 전력제어용 트랜지스터는, 임계값전압의 절대값이, 상기 조합회로를 구성하는 트랜지스터의 임계값전압 절대값 이하, 또는 공핍형(Depletion Type)이며, 상기 제 1 및 제 2 전력제어용 트랜지스터의 게이트에 인가되는 신호는, 고레벨이 상기 고전위 전원선의 전압 이상이고, 저레벨이 상기 저전위 전원선의 전압 이하인 것이 바람직하다.
또 상기 본 발명에 관한 반도체집적회로장치에 있어서, 상기 제 1 및 제 2 전력제어용 트랜지스터는 SOI(Silicon on Insulator)구조의 실리콘기판 상에 형성되는 것이 바람직하다.
또한 상기 본 발명에 관한 반도체집적회로장치에 있어서, 상기 데이터유지회로 및 상기 조합회로를 구성하는 각 트랜지스터는 SOI구조의 실리콘기판 상에 형성되는 것이 바람직하다.
또 본 발명은 전자장치로서, 상기 본 발명에 관한 반도체집적회로장치와, 상기 반도체집적회로장치에 전원을 공급하는 전원장치를 구비한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
[실시예]
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다. 여기서, 이하의 설명에서는, 회로를 구성하는 트랜지스터로서, MIS(Metal Insulated Semiconductor)트랜지스터의 대표적 예인 MOS(Metal Oxide Semiconductor)트랜지스터를 이용하는 것으로 한다.
[제 1 실시예]
도 1은, 본 발명의 제 1 실시예에 관한 반도체집적회로장치의 회로구성을 나타낸 도이다. 도 1에 ZSCCMOS회로 또는 ZBGMOS회로를 나타낸다.
도 1에서, 고전위 전원선(VDD) 및 저전위 전원선(VSS)과, 고전위 전원선(VDD)에 제 1 전력제어용 트랜지스터(MP)를 개재하고 접속된 제 1 의사 전원선(VDDV)과, 저전위 전원선(VSS)에 제 2 전력제어용 트랜지스터(MN)를 개재하고 접속된 제 2 의사 전원선(VSSV)이 배치된다. 여기서 VDD, VSS는, 전원선 자체와, 그 전원선으로 공급되는 전원전압의 양쪽을 나타낸다.
조합회로(10)는 복수의 논리게이트회로(11, 12, 13, 14)를 구비한다. 그리고 조합회로(10)는, 데이터유지회로로서의 플립플롭회로(21, 22) 출력을 받는 동시에, 플립플롭회로(23)로 출력을 부여한다.
플립플롭회로(21) 출력이 소정 고정값으로서의 "H"이며 플립플롭회로(22) 출력이 소정 고정값으로서의 "H"일 때, 조합회로(10)의 각 논리게이트회로 중, 논리게이트회로(11, 13)는 "L"을 출력하며, 논리게이트회로(12, 14)는 "H"를 출력한다. "L"을 출력하는 논리게이트회로(11, 13)는, 고전위측 전원단이 제 1 의사 전원선(VDDV)에 접속됨과 더불어, 저전위측 전원단이 저전위 전원선(VSS)에 접속된다. 한 편, "H"를 출력하는 논리게이트회로(12, 14)는, 고전위측 전원단이 고전위 전원선(VDD)에 접속됨과 더불어, 저전위측 전원단이 제 2 의사 전원선(VSSV)에 접속된다.
레벨변환회로(31)는, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)의 게이트로 각각 신호(VGP, VGN)를 공급하며, 그 온 오프를 제어한다. 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)가 오프될 때, 조합회로(10) 및 플립플롭회로(21, 22, 23)의 전원이 차단된다.
여기서, 레벨변환회로(31)에 전원전압으로서 VDD와 VSS에 추가로, VGH와 VGL을 인가한다. 그리고 VGH는 고전위 전원전압(VDD) 이상이며, VGL은 저전위 전원전압(VSS) 이하다. 즉, 다음의 관계가 성립된다.
VGH≥VDD VGL≥VSS
또 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)의 임계값전압 절대값이, 조합회로(10)를 구성하는 트랜지스터의 임계값전압 절대값보다 높은 경우, 신호(VGN)에 저레벨로서 VSS, 고레벨로서 VGH를 인가하며, 신호(VGP)에 고레벨로서 VDD, 저레벨로서 VGL을 인가한다. 신호(VGN)의 고레벨(VGH)을 VDD 이상, 신호(VGP)의 저레벨(VGL)을 VSS 이하로 함으로써, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)의 온 저항을 내릴 수 있다.
혹은, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)의 임계값전압 절대값이, 조합회로(10)를 구성하는 트랜지스터의 임계값전압 절대값 이하이거나, 또는 공핍형으로 구성된 경우는, 신호(VGN)에 저레벨로서 VGL, 고레벨로서 VDD를 인가하며, 신호(VGP)에 고레벨로서 VGH, 저레벨로서 VSS을 인가한다. 신호(VGN)의 저레벨(VGL)을 VSS 이하, 신호(VGP)의 고레벨(VGH)을 VDD 이상으로 함으로써, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)의 오프리크를 감소시킬 수 있다. 또한 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)의 게이트내압이 유지된다면, 신호(VGN)의 고레벨을 VGH로 하고, 신호(VGP)의 저레벨을 VGL로 함으로써, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)의 온 저항을 내릴 수 있다.
그리고 플립플롭회로(21, 22)는, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)를 오프 시키는 전원차단 시에 있어서, 데이터를 계속 유지하기가 가능하게 구성된다. 또 제어신호(NS)를 받으며, 제어신호(NS)로서 소정값(여기서는 "L")이 부여되었을 때, 소정의 고정값으로서 "H"가 출력 가능하게 구성된다. 플립플롭회로(23)도 마찬가지로 구성된다. 제어회로(32)는, 제어신호(NS)를 각 플립플롭회로(21, 22, 23)로 공급한다.
도 2는 본 실시예에 관한 플립플롭회로 구성의 일례를 나타낸 회로도이다. 도 2의 구성에서, 플립플롭회로는 마스터 래치회로(200) 및 슬레이브 래치회로(210)를 구비한다. 마스터 래치회로(200)는, 전원차단 시에 있어서 데이터를 유지하며, 슬레이브 래치회로(210)는, 제어신호(NS)가 "L"일 때, "H"를 출력한다.
도 2에서, 마스터 래치회로(200)는, D입력을 받는 제 1 논리게이트회로(201)와, 제 1 논리게이트회로(201)의 출력을 유지하는 제 1 데이터유지용 인버터회로(202)를 구비한다. 제 1 논리게이트회로(201)는, 클록제어 인버터(G1)로 구성된다. 클록제어 인버터(G1)의 고전위측 전원단 및 저전위측 전원단은, 제 1 및 제 2 의사 전원선(VDDV, VSSV)과 각각 접속된다. 제 1 데이터유지용 인버터회로(202)는, 클록제어 인버터(G2)와 인버터(G3)로 구성된다. 클록제어 인버터(G2) 및 인버터(G3)는, 고임계값전압을 갖는 MOS트랜지스터로 구성된다. 또, 클록제어 인버터(G2) 및 인버터(G3)는 각각, 고전위측 전원단 및 저전위측 전원단이, 고전위 전원선(VDD) 및 저전위 전원선(VSS)과 각각 접속된다. 이로써, 제 1 데이터유지용 인버터회로(202)는 전원차단 시에 있어서도 데이터 유지가 가능하게 구성된다.
슬레이브 래치회로(210)는, 마스터 래치회로(200)의 출력을 받는 제 2 논리게이트회로(211)와, 제 2 논리게이트회로(211)의 출력을 유지하는 제 2 데이터유지용 인버터회로(212)를 구비한다. 제 2 논리게이트회로(211)는, 제어신호(NS)를 한쪽 입력으로 하는 클록제어 NAND회로(G4)로 구성된다. 즉, 제 2 논리게이트회로(211)는, 제어신호(NS)에 의해 제어되는 세트기능을 가지며, 제어신호(NS)가 "L"일 때, "H"를 출력한다. 또, 클록제어 NAND회로(G4)의 저전위측 전원단은 제 2 의사 전원선(VSSV)에 접속된다. 제 2 데이터유지용 인버터회로(212)는, 클록제어 인버터(G5) 및 인버터(G6)로 구성된다. 클록제어 인버터(G5)는, 고전위측 전원단이 고 전위 전원선(VDD)과 접속됨과 더불어, 저전위측 전원단이 제 2 의사 전원선(VSSV)과 접속된다. 인버터(G6)는, 고전위측 전원단이 제 1 의사 전원선(VDDV)과 접속됨과 더불어, 저전위측 전원단이 저전위 전원선(VSS)과 접속된다.
도 3은 클록제어 인버터의 구체적인 회로구성의 예를 나타낸 도이다.
이하, 전술한 바와 같이 구성된 반도체집적회로장치의 동작에 대해 설명한다.
전원차단 시에는, 레벨변환회로(31)가, 신호(CTL)에 따라 게이트전압(VGP, VGN)에 의해 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)를 오프 한다. 또 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)를 오프하기 직전에, 클록신호(CLK)는 "L"로 설정된다. 이때 D입력은, "H"인지 "L"인지 일의적으로 정해지지 않는다. 또한 이때, 제어회로(32)는 제어신호(NS)를 "L"로 설정한다.
클록신호(CLK)가 "L"로 되면, 마스터 래치회로(200)에서, 제 1 논리게이트회로(201)를 구성하는 클록제어 인버터회로(G1)는 출력이 Hi-Z(고 임피던스)상태로 된다. 또 제 1 데이터유지용 인버터회로(202)를 구성하는 클록제어 인버터(G2) 및 인버터(G3)는 전원단이 고전위 전원선(VDD) 및 저전위 전원선(VSS)에 직접 접속되며, 항상 전원이 공급된 상태이다. 이로써, 마스터 래치회로(200)는 데이터유지를 계속할 수 있다. 또한 클록제어 인버터(G2) 및 인버터(G3)를 구성하는 트랜지스터는 임계값전압이 충분히 높으므로, 전원누설은 특별히 문제되지 않는다.
또, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)를 오프하기 직전에, 제어회로(32)는 제어신호(NS)를 "L"로 설정한다. 이에 따라, 슬레이브 래치회로(210)에서 제 2 논리게이트회로(211)를 구성하는 클록제어 NAND회로(G4)는 한쪽 입력인 제어신호(NS)가 "L"로 되므로, "H"를 출력한다. 또 제 2 데이터유지용 인버터회로(212)를 구성하는 클록제어 인버터(G5)의 출력은 Hi-Z상태로 된다. 이로써, 슬레이브 래치회로(210)는 Q출력으로서 "H"를 출력할 수 있다.
전원차단 시에, 플립플롭회로(21, 22)로부터 "H"가 출력됨으로써, 조합회로(10)에서 논리게이트회로(11, 13)의 출력은 "L"로 되며, 논리게이트회로(12, 14)의 출력은 "H"로 된다. 따라서, 논리게이트회로(11, 13)에 대해서는 고전위측 전원단을 제 1 의사 전원선(VDDV)에, 저전위측 전원단을 저전위 전원선(VSS)에 접속하며, 논리게이트회로(12, 14)에 대해서는, 고전위측 전원단을 고전위 전원선(VDD)에, 저전위측 전원단을 제 2 의사 전원선(VSSV)에 접속하면 됨이, 회로설계 상 결정된다.
한편, 전원을 복귀시킬 때는, 레벨변환회로(31)가, 신호(CTL)에 따라, 게이트전압(VGP, VGN)에 의해, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)를 온 한다. 또 이때, 제어회로(32)는 제어신호(NS)를 "H"로 설정한다. 플립플롭회로(21, 22)에서는 전원차단 중에도 계속 데이터가 유지되므로, 전원을 복귀시켰을 때, 플립플롭회로(21, 22)로부터 유지데이터에 대응하는 데이터가 Q출력으로서 출력된다. 이로써, 조합회로(10)의 내부상태는, 단시간에 전원차단 직전의 상태로 복귀된다.
이와 같이 본 실시예에 의하면, 플립플롭회로(21, 22)는, 전원차단 시에 데 이터를 계속 유지하기가 가능하므로, 전원이 복귀되었을 때, 전원차단 전에 유지했던 데이터를 출력할 수 있다. 이에 따라, 조합회로(10)는 전원복귀 시에, 확실하게 또 단시간에 전원차단 전의 상태로 돌아온다. 또 플립플롭회로(21, 22)는, 전원차단 전에 제어신호(NS)로서 소정값 "L"이 부여되면, 소정의 고정값으로서 "H"를 출력한다. 이로써, 조합회로(10)는 전원차단 전에 "H"를 받게 되며, 따라서 논리게이트회로(11, 13)는 "L"을 출력하고, 논리게이트회로(12, 14)는 "H"를 출력한다. 즉, 각 논리게이트회로(11∼14)의 출력이 회로설계 시에 상정한 원하는 상태로 된다. 즉, 전원차단 시에, 조합회로(10)의 각 논리게이트(11∼14) 출력을 원하는 상태로 할 수 있음과 더불어, 전원복귀 시에, 조합회로(10)의 상태를 확실하게 또 단시간에 전원차단 전 상태로 돌이킬 수 있다.
[제 2 실시예]
본 발명의 제 2 실시예에서는, 도 1의 조합회로(10)에 출력을 부여하는 데이터유지회로로서의 플립플롭회로 구성이 제 1 실시예와 다르다.
전술한 제 1 실시예에서는, 도 1의 조합회로(10)로 출력을 부여하는 플립플롭회로(21, 22)가, 전원차단 시에, 소정의 고정값으로서 "H"를 출력하도록 구성했다. 단, 조합회로(10)로 출력을 부여하는 플립플롭회로(21, 22)는, 소정의 고정값으로서 "L"을 출력하도록 구성되어도 된다. 이 경우도, 플립플롭회로의 출력이 "L"일 때, "L"을 출력하는 논리게이트회로가, 고전위측 전원단이 제 1 의사 전원선(VDDV)에 접속됨과 더불어, 저전위측 전원단을 저전위 전원선(VSS)에 접속되며, 한 편, "H"를 출력하는 논리게이트회로가, 고전위측 전원단이 고전위 전원선(VDD)에 접속됨과 더불어, 저전위측 전원단이 제 2 의사 전원선(VSSV)에 접속되면 된다.
즉, 본 실시예에서 데이터유지회로로서의 플립플롭회로는, 전원차단 시에 데이터를 계속 유지하기가 가능하게 구성된 점은 제 1 실시예와 마찬가지이지만, 제어신호를 받고, 제어신호로서 소정값이 부여되었을 때, 소정의 고정값으로서 "L"을 출력하도록 구성되는 점이 제 1 실시예와 다르다.
도 4는 본 실시예에 관한 플립플롭회로 구성의 일례를 나타낸 회로도이다. 도 4의 구성에서 플립플롭회로는, 마스터 래치회로(200) 및 슬레이브 래치회로(220)를 구비한다. 마스터 래치회로(200)는 도 2에 나타낸 구성과 마찬가지이며, 전원차단 시에 있어서 데이터를 유지한다. 슬레이브 래치회로(220)는 제어신호(R)를 받고, 제어신호(R)가 "H"일 때, "L"을 출력한다.
슬레이브 래치회로(220)는, 마스터 래치회로(200)의 출력을 받는 제 2 논리게이트회로(221)와, 제 2 논리게이트회로(221)의 출력을 유지하는 제 2 데이터유지용 인버터회로(222)를 구비한다. 제 2 논리게이트회로(221)는, 제어신호(R)를 한쪽 입력으로 하는 클록제어 NOR회로(G14)에 의해 구성된다. 즉, 제 2 논리게이트회로(221)는 제어신호(R)에 의해 제어되는 리셋기능을 가지며, 제어신호(R)가 "H"일 때, "L"을 출력한다. 또, 클록제어 NOR회로(G14)의 고전위측 전원단은 제 1 의사 전원선(VDDV)과 접속된다. 제 2 데이터유지용 인버터회로(222)는 클록제어 인버터(G15) 및 인버터(G16)에 의해 구성된다. 클록제어 인버터(G15)는, 고전위측 전원 단이 제 1 의사 전원선(VDDV)과 접속됨과 더불어, 저전위측 전원단이 저전위 전원선(VSS)과 접속된다. 인버터(G16)는, 고전위측 전원단이 고전위 전원선(VDD)과 접속됨과 더불어, 저전위측 전원단이 제 2 의사 전원선(VSSV)과 접속된다.
본 실시예에 관한 반도체집적회로장치의 동작은 제 1 실시예와 거의 마찬가지다. 단, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)를 오프하기 직전에, 제어회로(도시 생략)가 제어신호(R)를 "H"로 설정한다. 이에 따라, 슬레이브 래치회로(220)에서, 제 2 논리게이트회로(221)를 구성하는 클록제어 NOR회로(G14)는 한쪽 입력인 제어신호(R)가 "H"로 되므로, "L"을 출력한다. 또, 제 2 데이터유지용 인버터회로(222)를 구성하는 클록제어 인버터(G15)의 출력은 Hi-Z상태로 된다. 이로써, 슬레이브 래치회로(220)는 Q출력으로서 "L"을 출력할 수 있다.
본 실시예에서도 제 1 실시예와 마찬가지의 작용효과를 얻을 수 있다. 즉 본 실시예에 관한 플립플롭회로는, 전원차단 시에 데이터를 계속 유지하기가 가능하므로, 전원이 복귀되었을 때, 전원차단 전에 유지했던 데이터를 출력할 수 있다. 이에 따라, 플립플롭회로의 출력을 받는 조합회로는, 전원복귀 시에, 확실하게 또 단시간에 전원차단 전의 상태로 돌아온다. 또 플립플롭회로는, 전원차단 전에 제어신호(R)로서 소정값 "H"가 부여되면, 소정의 고정값으로서 "L"을 출력한다. 이로써, 조합회로의 각 논리게이트회로 출력이, 회로설계 시에 상정한 원하는 상태로 된다. 즉, 전원차단 시에, 조합회로의 각 논리게이트 출력을 원하는 상태로 할 수 있음과 더불어, 전원복귀 시에, 조합회로의 상태를 확실하게 또 단시간에 전원차단 전의 상태로 돌이킬 수 있다.
[제 3 실시예]
본 발명의 제 3 실시예에서는, 도 1의 조합회로(10)에 출력을 부여하는 데이터유지회로로서, 플립플롭회로 대신에 래치회로가 형성된다.
전술한 제 1, 제 2 실시예에서는, 플립플롭회로의 출력이 조합회로(10)에 부여되는 구성으로 했다. 단, 조합회로(10)로 출력을 부여하는 데이터유지회로는 플립플롭회로에 한정되지 않으며, 예를 들어 여기서 설명하는 래치회로라도 된다.
본 실시예에서 데이터유지회로로서의 래치회로는, 전원차단 시에 데이터를 계속 유지하기가 가능하게 구성되며 또, 제어신호를 받고, 제어신호로서 소정값이 부여되었을 때, 소정의 고정값을 출력하도록 구성된다. 여기서는 소정의 고정값으로서 "H"를 출력한다.
도 5는 본 실시예에 관한 래치회로 구성의 일례를 나타낸 회로도이다. 도 5의 구성에서 래치회로는, 마스터 래치회로(200) 및 래치출력 제어회로(230)를 구비한다. 마스터 래치회로(200)는 도 2에 나타낸 구성과 마찬가지이며, 전원차단 시에 있어서 데이터를 유지한다. 래치출력 제어회로(230)는 제어신호(NS)를 받고, 제어신호(NS)가 "L"일 때, "H"를 출력한다.
래치출력 제어회로(230)는, 마스터 래치회로(200)의 출력을 받는 제 2 논리게이트회로(231)를 구비한다. 제 2 논리게이트회로(231)는, 제어신호(NS)를 한쪽 입력으로 하는 NAND회로(G24)에 의해 구성된다. 즉, 제 2 논리게이트회로(231)는 제어신호(NS)가 "L"일 때, "H"를 출력한다.
본 실시예에서는, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)를 오프하기 직전에, 제어회로(도시 생략)가 제어신호(NS)를 "L"로 설정한다. 이에 따라, 래치출력 제어회로(230)에서, 제 2 논리게이트회로(231)를 구성하는 NAND회로(G24)는, 한쪽 입력인 제어신호(NS)가 "L"로 되므로, "H"를 출력한다. 이로써, 래치출력 제어회로(230)는 Q출력으로서 "H"를 출력할 수 있다.
본 실시예에서도 제 1 실시예와 마찬가지의 작용효과를 얻을 수 있다. 즉 본 실시예에 관한 래치회로는, 전원차단 시에 데이터를 계속 유지하기가 가능하므로, 전원이 복귀되었을 때, 전원차단 시에 유지했던 데이터를 출력할 수 있다. 이에 따라, 래치회로의 출력을 받는 조합회로는, 전원복귀 시에, 확실하게 또 단시간에 전원차단 전의 상태로 돌아온다. 또 래치회로는, 전원차단 전에 제어신호(NS)로서 소정값 "L"이 부여되면, 소정의 고정값으로서 "H"를 출력한다. 이로써, 조합회로의 각 논리게이트회로 출력이, 회로설계 시에 상정한 원하는 상태로 된다. 즉, 전원차단 시에, 조합회로의 각 논리게이트 출력을 원하는 상태로 할 수 있음과 더불어, 전원복귀 시에, 조합회로의 상태를 확실하게 또 단시간에 전원차단 전의 상태로 돌이킬 수 있다.
[제 4 실시예]
본 발명의 제 4 실시예에서는, 도 1의 조합회로(10)에 출력을 부여하는 데이터유지회로로서의 래치회로 구성이 제 3 실시예와 다르다.
즉, 본 실시예에서 데이터유지회로로서의 래치회로는, 전원차단 시에, 데이터를 계속 유지하기가 가능하게 구성된 점은 제 3 실시예와 마찬가지지만, 제어신 호를 받고, 제어신호로서 소정값이 부여되었을 때, 소정의 고정값으로서 "L"을 출력하도록 구성된 점이 제 3 실시예와 다르다.
도 6은 본 실시예에 관한 래치회로 구성의 일례를 나타낸 회로도이다. 도 6의 구성에서 래치회로는, 마스터 래치회로(200) 및 래치출력 제어회로(240)를 구비한다. 마스터 래치회로(200)는 도 2에 나타낸 구성과 마찬가지이며, 전원차단 시에 있어서 데이터를 유지한다. 래치출력 제어회로(240)는 제어신호(R)를 받고, 제어신호(R)가 "H"일 때, "L"을 출력한다.
래치출력 제어회로(240)는, 마스터 래치회로(200)의 출력을 받는 제 2 논리게이트회로(241)를 구비한다. 제 2 논리게이트회로(241)는, 제어신호(R)를 한쪽 입력으로 하는 NOR회로(G34)에 의해 구성된다. 즉, 제 2 논리게이트회로(241)는 제어신호(R)가 "H"일 때, "L"을 출력한다.
본 실시예에서는, 제 1 및 제 2 전력제어용 트랜지스터(MP, MN)를 오프하기 직전에, 제어회로(도시 생략)가 제어신호(R)를 "H"로 설정한다. 이에 따라 래치출력 제어회로(240)에서, 제 2 논리게이트회로(241)를 구성하는 NOR회로(G34)는 한쪽 입력인 제어신호(R)가 "H"로 되므로, "L"을 출력한다. 이로써, 래치출력 제어회로(240)는 Q출력으로서 "L"를 출력할 수 있다.
본 실시예에서도 제 1 실시예와 마찬가지의 작용효과를 얻을 수 있다. 즉 본 실시예에 관한 래치회로는, 전원차단 시에 데이터를 계속 유지하기가 가능하므로, 전원이 복귀되었을 때, 전원차단 시에 유지했던 데이터를 출력할 수 있다. 이에 따라, 래치회로의 출력을 받는 조합회로는, 전원복귀 시에, 확실하게 또 단시간에 전 원차단 전의 상태로 돌아온다. 또 래치회로는, 전원차단 전에 제어신호(R)로서 소정값 "H"가 부여되면, 소정의 고정값으로서 "L"을 출력한다. 이로써, 조합회로의 각 논리게이트회로 출력이, 회로설계 시에 상정한 원하는 상태로 된다. 즉, 전원차단 시에, 조합회로의 각 논리게이트 출력을 원하는 상태로 할 수 있음과 더불어, 전원복귀 시에, 조합회로의 상태를 확실하게 또 단시간에 전원차단 전의 상태로 돌이킬 수 있다.
[제 5 실시예]
도 7은 본 발명의 제 5 실시예에 관한 전자장치의 구성을 나타낸 블록도이다. 도 7에서 전자장치는, 반도체집적회로장치(1)와, 이 반도체집적회로장치(1)에 전원을 공급하는 전원장치(2)를 구비한다. 반도체집적회로장치(1)로서, 전술한 각 제 1∼제 4 실시예에서 상술한 반도체집적회로장치의 어느 하나를 적용할 수 있다. 이 전자장치로는, 구체적으로 휴대전화, DVD복호기 등이 상정된다.
전원장치(2)는, 전지나 AC-DC변환기 등의 전력공급원(3)과, 전력공급원(3)이 발생시키는 전원전압을 입력하는 전원입력단자(4a, 4b)와, 전원전압을 온/오프 시키는 전원스위치(5)와, 전력공급원(3)의 전원전압을 받으며, 반도체집적회로장치(1)가 필요로 하는 전압을 생성하여 공급하는 전압제어장치(6)를 구비한다.
전력공급원(3)으로서 전지를 이용한 전자장치는, 사용시간이 긴 휴대기기로서 매우 효과적이다. 또 전력공급원(3)으로서 AC-DC변환기를 이용한 전자장치에서도, 전력절감 효과를 충분히 기대할 수 있다.
여기서, 이상의 설명은 본 발명의 바람직한 실시예의 예시이며, 본 발명의 범위는 이에 한정되지 않는다.
또 본 실시예에서는, 설명의 편의상, 반도체집적회로장치란 명칭을 사용했으나, 반도체집적회로, 논리회로 등이라도 된다.
또한, 상기 반도체집적회로장치를 구성하는 각 회로부, 예를 들어 레벨변환회로 등의 종류, 수, 및 접속방법 등은, 전술한 실시예에 한정되지 않는다. 또 데이터유지회로의 수나 회로구성에 대해서도, 전술한 실시예에 한정되지 않는다.
상기 각 실시예는, 기판이 전기적으로 분리된 복수의 회로블록별로 실현시켜도 된다.
그리고, 통상 실리콘기판 상에 구성된 MOS트랜지스터만이 아닌, SOI(Silicon On Insulator)구조의 MOS트랜지스터로 구성된 반도체집적회로에 대해서도 실시할 수 있다.
예를 들어 제 1 및 제 2 전원제어용 트랜지스터(MP, MN)를 SOI구조의 실리콘기판 상에 형성해도 된다. 이로써, 래치업을 일으키지 않다는 이점이 얻어진다. 또, 데이터유지회로 및 조합회로를 구성하는 각 트랜지스터가 SOI구조의 실리콘기판 상에 형성되어도 상관없다.
본 발명에 의하면, 전원차단 시에, 데이터유지회로의 데이터가 유지되는 동시에, 데이터유지회로로부터 소정의 고정값이 출력되므로, 조합회로의 각 논리게이트 출력이 원하는 상태로 됨과 더불어, 전원복귀 시에, 조합회로의 상태를 확실하게 또 단시간에 전원차단 전의 상태로 돌이킬 수 있다.
또, 본 발명은, 반도체집적회로의 저소비전력화에 더불어, 고성능화를 동시에 실현하는 수단으로서 매우 효과적이다.

Claims (10)

  1. 적어도 1개의 데이터유지회로와,
    복수의 논리게이트회로를 포함하며, 상기 데이터유지회로의 출력을 받는 조합회로와,
    고전위 전원선 및 저전위 전원선과,
    상기 고전위 전원선에 제 1 전력제어용 트랜지스터를 개재하고 접속된 제 1 의사 전원선과,
    상기 저전위 전원선에 제 2 전력제어용 트랜지스터를 개재하고 접속된 제 2 의사 전원선을 구비하며,
    상기 조합회로의 각 논리게이트회로 중, 상기 데이터유지회로의 출력이 소정 고정값일 때, "L"을 출력하는 것은, 고전위측 전원단이 상기 제 1 의사 전원선에 접속됨과 더불어, 저전위측 전원단이 상기 저전위 전원선에 접속되는 한편, "H"를 출력하는 것은, 고전위측 전원단이 상기 고전위 전원선에 접속됨과 더불어, 저전위측 전원단이 상기 제 2 의사 전원선에 접속되고,
    상기 데이터유지회로는,
    상기 제 1 및 제 2 전력제어용 트랜지스터를 오프시키는 전원차단 시에, 데이터의 계속적인 유지가 가능하며 또,
    제어신호를 받고, 이 제어신호로서 소정값이 부여되었을 때, 상기 소정의 고정값이 출력 가능하게 구성되는 것을 특징으로 하는 반도체집적회로장치.
  2. 청구항 1에 있어서,
    상기 데이터유지회로는 마스터 래치회로 및 슬레이브 래치회로를 갖는 플립플롭회로이며,
    상기 마스터 래치회로는, 전원차단 시에 데이터를 유지하고,
    상기 슬레이브 래치회로는, 상기 제어신호가 상기 소정값일 때, 상기 소정의 고정값을 출력하는 것을 특징으로 하는 반도체집적회로장치.
  3. 청구항 2에 있어서,
    상기 마스터 래치회로는,
    D입력을 받는 제 1 논리게이트회로와,
    상기 제 1 논리게이트회로의 출력을 유지하며 또, 고전위측 전원단 및 저전위측 전원단이 상기 고전위 전원선 및 상기 저전위 전원선과 각각 접속된 제 1 데이터유지용 인버터회로를 구비하고,
    상기 슬레이브 래치회로는,
    상기 마스터 래치회로의 출력을 받는 동시에, 상기 제어신호를 받으며, 상기 제어신호가 상기 소정값일 때, 상기 소정의 고정값을 출력하는 제 2 논리게이트회로와,
    상기 제 2 논리게이트회로의 출력을 유지하는 제 2 데이터유지용 인버터회로를 구비하는 것을 특징으로 하는 반도체집적회로장치.
  4. 청구항 1에 있어서,
    상기 데이터유지회로는, 마스터 래치회로 및 래치출력 제어회로를 갖는 래치회로이며,
    상기 마스터 래치회로는, 전원차단 시에 데이터를 유지하고,
    상기 래치출력 제어회로는, 상기 제어신호가 상기 소정값일 때, 상기 소정의 고정값을 출력하는 것을 특징으로 하는 반도체집적회로장치.
  5. 청구항 4에 있어서,
    상기 마스터 래치회로는,
    D입력을 받는 제 1 논리게이트회로와,
    상기 제 1 논리게이트회로의 출력을 유지하며 또, 고전위측 전원단 및 저전위측 전원단이 상기 고전위 전원선 및 상기 저전위 전원선과 각각 접속된 제 1 데이터유지용 인버터회로를 구비하고,
    상기 래치출력 제어회로는,
    상기 마스터 래치회로의 출력을 받는 동시에, 상기 제어신호를 받으며, 상기 제어신호가 상기 소정값일 때, 상기 소정의 고정값을 출력하는 제 2 논리게이트회로를 구비하는 것을 특징으로 하는 반도체집적회로장치.
  6. 청구항 1에 있어서,
    상기 제 1 및 제 2 전력제어용 트랜지스터는, 임계값전압의 절대값이, 상기 조합회로를 구성하는 트랜지스터 임계값전압의 절대값보다 높으며,
    상기 제 1 및 제 2 전력제어용 트랜지스터의 게이트에 인가되는 신호는, 고레벨이 상기 고전위 전원선의 전압 이상이고, 저레벨이 상기 저전위 전원선의 전압 이하인 것을 특징으로 하는 반도체집적회로장치.
  7. 청구항 1에 있어서,
    상기 제 1 및 제 2 전력제어용 트랜지스터는, 임계값전압의 절대값이, 상기 조합회로를 구성하는 트랜지스터 임계값전압의 절대값 이하, 또는 공핍형(Depletion Type)이며,
    상기 제 1 및 제 2 전력제어용 트랜지스터의 게이트에 인가되는 신호는, 고레벨이 상기 고전위 전원선의 전압 이상이고, 저레벨이 상기 저전위 전원선의 전압 이하인 것을 특징으로 하는 반도체집적회로장치.
  8. 청구항 1에 있어서,
    상기 제 1 및 제 2 전력제어용 트랜지스터는, SOI(Silicon on Insulator)구조의 실리콘기판 상에 형성되는 것을 특징으로 하는 반도체집적회로장치.
  9. 청구항 1에 있어서,
    상기 데이터유지회로 및 상기 조합회로를 구성하는 각 트랜지스터는 SOI구조 의 실리콘기판 상에 형성되는 것을 특징으로 하는 반도체집적회로장치.
  10. 청구항 1에 기재된 반도체집적회로장치와,
    상기 반도체집적회로장치에 전원을 공급하는 전원장치를 구비하는 것을 특징으로 하는 전자장치.
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