JP2005039334A - サブスレッショルド漏れ電流を抑制する半導体回路 - Google Patents
サブスレッショルド漏れ電流を抑制する半導体回路 Download PDFInfo
- Publication number
- JP2005039334A JP2005039334A JP2003197194A JP2003197194A JP2005039334A JP 2005039334 A JP2005039334 A JP 2005039334A JP 2003197194 A JP2003197194 A JP 2003197194A JP 2003197194 A JP2003197194 A JP 2003197194A JP 2005039334 A JP2005039334 A JP 2005039334A
- Authority
- JP
- Japan
- Prior art keywords
- pump
- cutoff switch
- pmos
- nmos
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
【課題】電源電圧１Ｖ以下でも有効で、遮断スイッチのゲート酸化膜における高電圧のストレスがなく、スタンバイから動作までの回復時間が短い、サブスレッショルド漏れ電流を抑制する半導体回路を提供する。
【解決手段】ロジック部と、ゲートがレベルシフタからの信号によって制御される低しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするように構成した。
【選択図】 図５
【解決手段】ロジック部と、ゲートがレベルシフタからの信号によって制御される低しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするように構成した。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体回路に関し、例えばバッテリ駆動の携帯機器用ＬＳＩなどに用いられる低しきい値ＣＭＯＳ回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ回路において、電源電圧ＶＤＤが下がる際、動作速度が下がらないようにしきい値電圧を下げるべきである。ところが、０．１Ｖ程度までしきい値電圧を下げると、サブスレッショルド漏れ電流が急増してしまう。例えば、電源電圧０．６Ｖの７０ｎｍプロセスのＣＭＯＳ回路では、サブスレッショルド漏れ電流は４０ｎＡ／μｍ程度になる。このような大きいサブスレッショルド漏れ電流は、バッテリ駆動のシステムにとっては許容しがたいため、いくつかの漏れ電流抑制回路が開発されている。
【０００３】
上述したような漏れ電流抑制回路の一例として、Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ ＣＭＯＳ（ＭＴＣＭＯＳ）がある。図１は、このような先行技術であるＭＴＣＭＯＳの構成を示す回路図である。ＭＴＣＭＯＳ１は、低しきい値のＣＭＯＳで構成されたロジック部１０と、高しきい値のＰＭＯＳ遮断スイッチ１１とを具える。ＭＴＣＭＯＳは、遮断スイッチをＮＭＯＳとしても構成可能である。この図において、ロジック部１０には例としてロジックゲートＮＤ１およびＩＶ１を示してある。ＰＭＯＳ遮断スイッチ１１は、スタンバイ時にサブスレッショルド漏れ電流を抑制するために高しきい値である。ＰＭＯＳ遮断スイッチ１１のゲート電圧（ＶＣＵＴ）は、スタンバイ時にはＶＤＤになり、動作時にはＶＳＳ（＝０Ｖ）になる。仮想ＶＤＤ（ＶＤＤＶ）は、スタンバイ時にはＶＳＳになり、動作時にはＶＤＤになる。このようにして、高しきい値トランジスタと低しきい値トランジスタの特長を効果的に用いることで、高速動作とスタンバイ時の低電力化を実現させている。しかしながら、ＭＴＣＭＯＳは、高しきい値の遮断スイッチが動作時の速度を急激に悪化させるので、１Ｖ以下の電源電圧ではもはや有効ではないという問題があった。
【０００４】
漏れ電流抑制回路の他の例として、Ｓｕｐｅｒ Ｃｕｔ−ｏｆｆ ＣＭＯＳ（ＳＣＣＭＯＳ）がある。図２は、このような先行技術であるＳＳＣＭＯＳの構成を示す回路図である。ＳＣＣＭＯＳ２は、低しきい値のＣＭＯＳで構成されたロジック部２０と、低しきい値のＰＭＯＳ遮断スイッチ２１とを具える。ＳＣＣＭＯＳは、遮断スイッチをＮＭＯＳとしても構成可能である。この図において、ロジック部２０には例としてロジックゲートＮＤ１およびＩＶ１を示してある。ＭＴＣＭＯＳと違いＳＣＣＭＯＳは高しきい値の遮断スイッチを用いない。ＰＭＯＳ遮断スイッチ２１のゲート電圧（ＶＣＵＴ）は、動作時にはロジック部２０に電流を供給するためにＶＳＳになり、スタンバイ時にはサブスレッショルド漏れ電流を抑制するためにＶＤＤより高い電圧になる。スタンバイ開始時にＶＤＤだったＶＤＤＶは、ＶＳＳに放電を開始する。ＶＤＤＶがＶＳＳまで放電するとＶＧＤ１がＶＤＤより大きくなるので、ＰＭＯＳ遮断スイッチ２１のゲート酸化膜に高電圧ストレスを引き起こす。この高電圧ストレスを避けるために、図３に示すように直列にＰＭＯＳ遮断スイッチ３０を接続する。図３は、ＳＣＣＭＯＳの他の例であり、ＳＣＣＭＯＳ３は、ＰＭＯＳ遮断スイッチ３０を具える以外は図２のＳＣＣＭＯＳ２と同様である。ＰＭＯＳ遮断スイッチ３０は、ＰＭＯＳ遮断スイッチ２１のゲート酸化膜にかかる高電圧ストレスを緩和する。ＶＣＵＴはＰＭＯＳ遮断スイッチ２１のゲート電圧である。スタンバイ時には、ＶＣＵＴはサブスレッショルド漏れ電流を抑制するためにＶＤＤより高い電圧にし、例えばＶＤＤ＋０．３Ｖとする。動作時には、ＶＣＵＴはロジック部２０に電流を供給するためにＶＳＳにする。ＶＧ２はＰＭＯＳ遮断スイッチ３０のゲート電圧である。スタンバイ時にはＶＧ２はＶＤＤに、動作時にはＶＳＳにする。ここで、サブスレッショルド領域における２つのＰＭＯＳ遮断スイッチ２１および３０は、各々のゲートソース間の電圧に大きく依存する。図３において、ＰＭＯＳ遮断スイッチ２１および３０には同じ電流が流れるので、両者が同じ大きさで基板効果を考慮しなければ、スタンバイ時にはＶＤ１（ＶＳ２）はＶＤＤ−０．３Ｖになる。図３に示すこの構造は、図２の構造におけるゲート酸化膜の信頼性の問題を解決するが、同時に動作速度を悪化させるという問題がある。また、ＳＣＣＭＯＳでもＭＴＣＭＯＳと同様に、スタンバイ時にＨ（ＶＤＤ）のノードにおいて情報が蒸発するといった問題や、スタンバイから動作までの回復時間が長いといった問題もある。これらも、スタンバイ時にＶＤＤＶがＶＳＳに放電するためである。そのため、動作開始時にＶＤＤＶをＶＤＤに充電しなければならない。
【０００５】
漏れ電流抑制回路のさらに他の例として、Ｂｏｏｓｔｅｄ−Ｇａｔｅ ＭＯＳ（ＢＧＭＯＳ）がある。図４は、このような先行技術であるＢＧＭＯＳの構成を示す回路図である。ＢＧＭＯＳ４は、低しきい値のＣＭＯＳで構成されたロジック部４０と、厚い酸化膜を有する高しきい値のＰＭＯＳ遮断スイッチ４１とを具える。ＢＧＭＯＳは、遮断スイッチをＮＭＯＳとしても構成可能である。ＰＭＯＳ遮断スイッチ４１のゲート酸化膜は、ＶＤＤを超える高電圧も許容し、十分厚いので、ＳＣＣＭＯＳのように他のＰＭＯＳ遮断スイッチを直列接続する必要はない。ＭＴＣＭＯＳやＳＣＣＭＯＳと同様に、スタンバイ時にＶＤＤＶをＶＳＳに放電し、動作開始時にＶＤＤまで充電しなければならないので、スタンバイから動作までの回復時間が長くかかってしまうという欠点がある。
【０００６】
【発明が解決しようとする課題】
本発明は、上述したような先行技術のサブスレッショルド漏れ電流抑制技術の欠点を克服し、電源電圧１Ｖ以下でも有効で、遮断スイッチのゲート酸化膜における高電圧ストレスがなく、回復時間が短い、サブスレッショルド漏れ電流を抑制する半導体回路を提供することを目的とする。本発明は、さらに、同様の発想に基づいて遮断スイッチを用いたクロックゲーティングを行う半導体回路も提供する。
【０００７】
【課題を解決するための手段】
本発明による半導体回路の第１実施形態は、ロジック部と、ゲートがレベルシフタからの信号によって制御される低しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。本明細書中において、ａ〜ｂ信号という表記は、ａからｂまでの振幅を持った信号という意味であるとする。このようにすれば、ＭＴＣＭＯＳでは高しきい値を用いるために不可能であった１Ｖ以下の電源電圧においてもサブスレッショルド漏れ電流の抑制が可能になる。また、スタンバイ時にロジックゲートのＰＭＯＳの逆バイアス効果のために仮想電源線がＶＳＳまで放電せず、中間電圧で飽和するために高電圧ストレスがなく、ＳＣＣＭＯＳと違い直列遮断スイッチが要らず、動作時の高速動作も可能になる。さらに、スタンバイから動作までの回復時間が短くなる。
【０００８】
本発明による半導体回路の第２実施形態は、ロジック部と、ゲートがレベルシフタからの信号によって制御される低しきい値ＮＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＜ＶＳＳとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｎ〜ＶＤＤ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＤＤによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。このようにすれば、ＭＴＣＭＯＳでは高しきい値を用いるために不可能であった１Ｖ以下の電源電圧においてもサブスレッショルド漏れ電流の抑制が可能になる。また、スタンバイ時にロジックゲートのＮＭＯＳの逆バイアス効果のために仮想接地線がＶＤＤまで充電せず、中間電圧で飽和するために高電圧ストレスがなく、ＳＣＣＭＯＳと違い直列遮断スイッチが要らず、動作時の高速動作も可能になる。さらに、スタンバイから動作までの回復時間が短くなる。
【０００９】
本発明による半導体回路の第３実施形態は、ロジック部と、各々のゲートが各々のレベルシフタからの信号によって制御される低しきい値ＮＭＯＳ遮断スイッチおよび低しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＜ＶＳＳとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｎ〜ＶＤＤ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＤＤによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオフし、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。このようにすれば、ＭＴＣＭＯＳでは高しきい値を用いるために不可能であった１Ｖ以下の電源電圧においてもサブスレッショルド漏れ電流の抑制が可能になる。また、仮想電源線および仮想接地線ともに中間電圧で飽和するために高電圧ストレスがなく、ＳＣＣＭＯＳと違い直列遮断スイッチが要らず、動作時の高速動作も可能になる。さらに、スタンバイから動作までの回復時間が短くなる。
【００１０】
本発明による半導体回路の第４実施形態は、ロジック部と、ゲートがレベルシフタからの信号によって制御され、厚い酸化膜を有する高しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＜ＶＳＳとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｐ〜ＶＤＤ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＤＤによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。このようにすれば、仮想電源線がスタンバイ時にロジックゲートのＰＭＯＳの逆バイアス効果のために中間電圧で飽和するため、スタンバイから動作までの回復時間がＢＧＭＯＳより短くなる。
【００１１】
本発明による半導体回路の第５実施形態は、ロジック部と、ゲートがレベルシフタからの信号によって制御され、厚い酸化膜を有する高しきい値ＮＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＞ＶＤＤとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｎ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＳＳによって前記ＮＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。このようにすれば、仮想接地線がスタンバイ時にロジックゲートのＮＭＯＳの逆バイアス効果のために中間電圧で飽和するため、スタンバイから動作までの回復時間がＢＧＭＯＳより短くなる。
【００１２】
本発明による半導体回路の第６実施形態は、ロジック部と、各々のゲートが各々レベルシフタからの信号によって制御され、各々厚い酸化膜を有する高しきい値ＮＭＯＳ遮断スイッチおよび高しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＞ＶＤＤとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｎ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＳＳによって前記ＮＭＯＳ遮断スイッチをオフし、ＶＰＵＭＰ，Ｐ＜ＶＳＳとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｐ〜ＶＤＤ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＤＤによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。このようにすれば、仮想電源線および仮想接地線ともにスタンバイ時に中間電圧で飽和するため、スタンバイから動作までの回復時間がＢＧＭＯＳより短くなる。
【００１３】
本発明による半導体回路の第７実施形態は、各々が低しきい値ＰＭＯＳ遮断スイッチおよび低しきい値ＮＭＯＳ遮断スイッチを具える半導体回路において、
ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするＰＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，Ｎ＜ＶＳＳとして、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｎ〜ＶＤＤ信号に変換し、動作時にはＶＤＤによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオフするＮＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを発生するチャージポンプと、
前記チャージポンプをオンオフさせるクロック信号を発生するリングオシレータと、
前記チャージポンプが発生したＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを任意に調節する電圧検出器とを具えることを特徴とする。このようにすれば、ＭＴＣＭＯＳでは高しきい値を用いるために不可能であった１Ｖ以下の電源電圧においてもサブスレッショルド漏れ電流の抑制が可能になる。また、遮断スイッチのゲート電圧を、プロセスや温度のばらつきにかかわらず遮断スイッチを通るサブスレッショルド漏れ電流が抑制されるように適応的に制御することが可能になる。
【００１４】
本発明による半導体回路の第８実施形態は、各々が厚い酸化膜を有する高しきい値ＰＭＯＳ遮断スイッチおよび高しきい値ＮＭＯＳ遮断スイッチを具える半導体回路において、
ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＜ＶＳＳとして、ＶＳ Ｓ〜ＶＤＤ信号をＶＰＵＭＰ，Ｐ〜ＶＤＤ信号に変換し、動作時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＤＤによって前記ＰＭＯＳ遮断スイッチをオフするＰＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，Ｎ＞ＶＤＤとして、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｎ信号に変換し、動作時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＳＳによって前記ＮＭＯＳ遮断スイッチをオフするＮＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを発生するチャージポンプと、
前記チャージポンプをオンオフさせるクロック信号を発生するリングオシレータと、
前記チャージポンプが発生したＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを任意に調節する電圧検出器とを具えることを特徴とする。このようにすれば、遮断スイッチのゲート電圧を、プロセスや温度のばらつきにかかわらず遮断スイッチを通るサブスレッショルド漏れ電流が抑制されるように適応的に制御することが可能になる。
【００１５】
本発明による半導体回路の第９実施形態は、スタティックまたはダイナミックな組み合わせロジック部と、
クロックに同期したｍ（整数）ビットの入力データを持ったフリップフロップと、
前記フリップフロップの出力を受け、前記ロジック部をイネーブルする信号を発生する制御部と、
クロックの立ち上がりで前記イネーブル信号をラッチするラッチと、
ラッチされた前記イネーブル信号を受け、ＶＤＤを電源電圧、ＶＳＳを接地電位として、ＶＳＳからＶＤＤより高い電圧までの振幅を持った低しきい値ＰＭＯＳ遮断スイッチのゲート信号と、ＶＳＳより低い電圧からＶＤＤまでの振幅を持った低しきい値ＮＭＯＳ遮断スイッチのゲート信号とに変換するレベルシフタと、
ラッチされた前記イネーブル信号とクロックとを論理積するＡＮＤゲートと、
ｎ（整数）ビットデータと、前記イネーブル信号と論理積されたクロックとを受け、前記ロジック部に出力するフリップフロップを具えるレジスタ群と、
前記ＰＭＯＳ遮断スイッチのゲート信号とＮＭＯＳ遮断スイッチのゲート信号とを受け、前記レジスタ群およびロジック部を流れるサブスレッショルド漏れ電流を制御する低しきい値遮断スイッチとを具えることを特徴とする。このようにすれば、ＭＴＣＭＯＳでは高しきい値を用いるために不可能であった１Ｖ以下の電源電圧においてもサブスレッショルド漏れ電流の抑制が可能になる。また、クロックゲーティングと同時に遮断スイッチを実装でき、遮断スイッチはラッチされたイネーブル信号によって制御される。イネーブル信号がＨになると、クロックはＡＮＤゲートを通る。このとき遮断スイッチはオンし、仮想接地線と仮想電電線は、それぞれＶＳＳとＶＤＤになる。イネーブル信号がＬになると、クロックはマスクされ、遮断スイッチはスレッショルド漏れ電流を抑制するためにオフされる。
【００１６】
本発明による半導体回路の第１０実施形態は、スタティックまたはダイナミックな組み合わせロジック部と、
クロックに同期したｍ（整数）ビットの入力データを持ったフリップフロップと、
前記フリップフロップの出力を受け、前記ロジック部をイネーブルする信号を発生する制御部と、
クロックの立ち上がりで前記イネーブル信号をラッチするラッチと、
ラッチされた前記イネーブル信号を受け、ＶＤＤを電源電圧、ＶＳＳを接地電位として、ＶＳＳより低い電圧からＶＤＤまでの振幅を持った厚い酸化膜を有する高しきい値ＰＭＯＳ遮断スイッチのゲート信号と、ＶＳＳからＶＤＤより高い電圧までの振幅を持った厚い酸化膜を有する高しきい値ＮＭＯＳ遮断スイッチのゲート信号とに変換するレベルシフタと、
ラッチされた前記イネーブル信号とクロックとを論理積するＡＮＤゲートと、
ｎ（整数）ビットデータと、前記イネーブル信号と論理積されたクロックとを受け、前記ロジック部に出力するフリップフロップを具えるレジスタ群と、
前記ＰＭＯＳ遮断スイッチのゲート信号とＮＭＯＳ遮断スイッチのゲート信号とを受け、前記レジスタ群およびロジック部を流れるサブスレッショルド漏れ電流を制御する厚い酸化膜を有する高しきい値遮断スイッチとを具えることを特徴とする。このようにすれば、クロックゲーティングと同時に遮断スイッチを実装でき、遮断スイッチはラッチされたイネーブル信号によって制御される。イネーブル信号がＨになると、クロックはＡＮＤゲートを通る。このとき遮断スイッチはオンし、仮想接地線と仮想電源線は、それぞれＶＳＳとＶＤＤになる。イネーブル信号がＬになると、クロックはマスクされ、遮断スイッチはスレッショルド漏れ電流を抑制するためにオフされる。
【００１７】
【発明の実施の形態】
図５は、請求項１に対応する本発明の第１実施形態による半導体回路の構成を示す回路図である。半導体回路５は、ロジック部５０と、低しきい値のＰＭＯＳ遮断スイッチ５１と、レベルシフタ５２とを具える。ＰＭＯＳ遮断スイッチ５１のしきい値は、例えば、−０．１Ｖ程度である。ＶＤＤは電源電圧であり、ＶＤＤＶは仮想電源線である。ＶＳＳは接地電位である。レベルシフタ５２は、動作時にＰＭＯＳ遮断スイッチ５１のゲートをロジック部５０に電流を供給するためにＶＳＳによってオンし、スタンバイ時にＰＭＯＳ遮断スイッチ５１のゲートをサブスレッショルド漏れ電流を抑制するためにＶＰＵＭＰ，Ｐによってオフする。すなわち、レベルシフタ５２は、ＶＳＳ〜ＶＤＤ信号である
【外１】
をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号であるＶＣＵＴ，Ｐに変換する。ここで、ＶＰＵＭＰ，ＰはＶＤＤより高い電圧である。ＶＤＤＶは、動作時にはＶＤＤになる。この図において（Ｌ）はスタンバイ時にＬであることを示し、ＰＭＯＳ遮断スイッチ５１に接続するロジックゲートを、スタンバイ直前において出力がＬであるゲートに制限する。こうすることにより、スタンバイ時にロジックゲートのＰＭＯＳの逆バイアス効果によりＶＤＤＶは、ＶＳＳとＶＤＤの間のある中間電圧に飽和し、ＳＣＣＭＯＳの場合とは異なり、ＶＳＳまで放電しない。この飽和電圧は、ＶＰＵＭＰ，Ｐ、ＰＭＯＳ遮断スイッチ５２のゲート幅、ＰＭＯＳ遮断スイッチ５２に接続されているロジック部５０の総ゲート幅、基板効果まで考慮したそれらのしきい値、温度などによって決められ、ＶＤＤＶは、ＰＭＯＳ遮断スイッチ５２のゲート酸化膜にＶＤＤを超える高電圧のストレスをかけることなく制御できる。半導体回路５では、ＶＤＤＶだけが飽和電圧からＶＤＤに戻され、回復すべき容量とＶＤＤＶの振幅がＳＣＣＭＯＳの場合よりずっと小さいので、回復時間はＳＣＣＭＯＳよりもずっと短い。スタンバイ時にＶＰＵＭＰ，Ｐを、チャージポンプ（図示せず）によって発生し、レベルシフタ５２によって制御する。また、ＶＰＵＭＰ，Ｐを外部から供給してもよい。
【００１８】
図６Ａは、請求項２に対応する本発明の第２実施形態による半導体回路の構成を示す回路図である。本実施形態は、前述の第１実施形態の半導体回路における遮断スイッチをＮＭＯＳ遮断スイッチとして構成したものである。半導体回路６は、ロジック部６０と、低しきい値のＮＭＯＳ遮断スイッチ６１と、レベルシフタ６２とを具える。ＮＭＯＳ遮断スイッチ６１のしきい値は、例えば、０．１Ｖ程度である。ＶＳＳＶは仮想接地線である。レベルシフタ６２は、スタンバイ時にＮＭＯＳ遮断スイッチ６１のゲートをサブスレッショルド漏れ電流を抑制するためにＶＰＵＭＰ，Ｎによってオフし、動作時にＮＭＯＳ遮断スイッチ６１のゲートをロジック部６０に電流を供給するためにＶＤＤによってオンする。すなわち、レベルシフタ６２は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＰＵＭＰ，Ｎ〜ＶＤＤ信号であるＶＣＵＴ，Ｎに変換する。ここで、ＶＰＵＭＰ，ＮはＶＳＳより低い電圧である。ＶＳＳＶは、動作時にはＶＳＳになる。この図において（Ｈ）はスタンバイ時にＨであることを示し、ＮＭＯＳ遮断スイッチ６１に接続するロジックゲートを、スタンバイ直前において出力がＨであるゲートに制限する。こうすることにより、スタンバイ時にロジックゲートのＮＭＯＳの逆バイアス効果によりＶＳＳＶは、ＶＳＳとＶＤＤの間のある中間電圧に飽和し、ＳＣＣＭＯＳの場合とは異なり、ＶＤＤまで充電しない。この飽和電圧は、ＶＰＵＭＰ，Ｎ、ＮＭＯＳ遮断スイッチ６２のゲート幅、ＮＭＯＳ遮断スイッチ６２に接続されているロジック部６０の総ゲート幅、基板効果まで考慮したそれらのしきい値、温度などによって決められ、ＶＳＳＶは、ＮＭＯＳ遮断スイッチ６２のゲート酸化膜にＶＤＤを超える高電圧のストレスをかけることなく制御できる。半導体回路６では、ＶＳＳＶだけが飽和電圧からＶＳＳに戻され、回復すべき容量とＶＳＳＶの振幅がＳＣＣＭＯＳの場合よりずっと小さいので、回復時間はＳＣＣＭＯＳよりもずっと短い。スタンバイ時にＶＰＵＭＰ，Ｎを、チャージポンプ（図示せず）によって発生し、レベルシフタ６２によって制御する。また、ＶＰＵＭＰ，Ｎを外部から供給してもよい。例えば、ＶＤＤ＝０．６Ｖ、ＶＰＵＭＰ，Ｎ＝−０．３Ｖの場合に、高電圧ストレスがかからないレベルシフタ６２の回路例を図６Ｂに示す。
【００１９】
図７は、請求項３に対応する本発明の第３実施形態による半導体回路の構成を示す回路図である。本実施形態は、前述の第１および第２実施形態を組み合わせたものである。半導体回路７は、ロジック部７０と、低しきい値のＰＭＯＳ遮断スイッチ７１と、低しきい値のＮＭＯＳ遮断スイッチ７２と、ＰＭＯＳ遮断スイッチ用反転レベルシフタ７３と、ＮＭＯＳ遮断スイッチ用レベルシフタ７４とを具える。ＰＭＯＳ遮断スイッチ用反転レベルシフタ７３は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＳＳ〜ＶＰＵＭＰ，Ｐ信号であるＶＣＵＴ，Ｐに反転変換する。ここで、ＶＰＵＭＰ，ＰはＶＤＤより高い電圧である。ＮＭＯＳ遮断スイッチ用レベルシフタ７４は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＰＵＭＰ，Ｎ〜ＶＤＤ信号であるＶＣＵＴ，Ｎに変換する。ここで、ＶＰＵＭＰ，ＮはＶＳＳより低い電圧である。ＰＭＯＳ遮断スイッチ７１に接続するロジック部７０のロジックゲートを、スタンバイ直前において出力がＬであるゲートに制限する。ＮＭＯＳ遮断スイッチ７２に接続するロジック部７０のロジックゲートを、スタンバイ直前において出力がＨであるゲートに制限する。この図において、ゲートがクロック信号によって制御されているＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２に接続されているＩ５は、クロックドゲートである。ＭＰ２およびＭＮ２の双方がオフするスタンバイ時には、Ｉ５の出力は高インピーダンス状態になる。このときＩ５の出力は、Ｉ５と出力を共有するＩ６によって決定される。この出力が（Ｌ）ならば、Ｉ５はＰＭＯＳ遮断スイッチ７１に接続されるべきである。この出力が（Ｈ）ならば、Ｉ５はＮＭＯＳ遮断スイッチ７２に接続されるべきである。
【００２０】
図８は、請求項４に対応する本発明の第４実施形態による半導体回路の構成を示す回路図である。半導体回路８は、ロジック部８０と、厚い酸化膜を有する高しきい値のＰＭＯＳ遮断スイッチ８１と、レベルシフタ８２とを具える。レベルシフタ８２は、ＶＳＳ〜ＶＤＤ信号である
【外２】
をＶＰＵＭＰ，Ｐ〜ＶＤＤ信号であるＶＣＵＴ，Ｐに変換する。ここでＶＰＵＭＰ，ＰはＶＳＳより低い電圧である。レベルシフタ８２は、スタンバイ時にはＰＭＯＳ遮断スイッチ８１のゲートをＶＤＤによってオフし、動作時にはＰＭＯＳ遮断スイッチ８１のゲートをＶＰＵＭＰ，Ｐによってオンする。ＰＭＯＳ遮断スイッチ８１は高しきい値であるため、スレッショルド漏れ電流は、スタンバイ時には完全に抑制される。ＰＭＯＳ遮断スイッチ８１のゲート酸化膜は、ロジック部８０のゲート酸化膜より厚いため、ＶＤＤを超える高電圧のストレスは問題にならない。ＶＰＵＭＰ，Ｐをチャージポンプ回路（図示せず）で発生させる場合に必要な電力は動作時にのみ消費されることが、本実施形態の利点である。スタンバイ時には、余計な電力を消費することなく、ＰＭＯＳ遮断スイッチ８１のゲートはＶＤＤによりオフされる。ＶＤＤＶは、動作時にはＶＤＤになり、スタンバイ時にはＶＳＳとＶＤＤの間のある中間電圧に飽和する。これはＰＭＯＳ遮断スイッチ８１に接続するロジック部８０のロジックゲートを、スタンバイ直前において出力がＬであるゲートに制限するためである。こうすることにより、スタンバイ時には、ＶＤＤＶは、ＢＧＭＯＳと違ってＶＳＳにまで放電せず、ロジックゲートのＰＭＯＳの逆バイアス効果によってＶＳＳとＶＤＤの間のある中間電圧に飽和する。前記第１実施形態と同様に、本実施形態もスタンバイから動作までの回復時間が短い。なお、ＶＰＵＭＰ，Ｐを外部から供給してもよい。
【００２１】
図９は、請求項５に対応する本発明の第５実施形態による半導体回路の構成を示す回路図である。本実施形態は、前述の第４実施形態の半導体回路における遮断スイッチをＮＭＯＳ遮断スイッチとして構成したものである。半導体回路９は、ロジック部９０と、厚い酸化膜を有する高しきい値のＮＭＯＳ遮断スイッチ９１と、レベルシフタ９２とを具える。レベルシフタ９２は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＳＳ〜ＶＰＵＭＰ，Ｎ信号であるＶＣＵＴ，Ｎに変換する。ここでＶＰＵＭＰ，ＮはＶＤＤより高い電圧である。レベルシフタ９２は、スタンバイ時にはＮＭＯＳ遮断スイッチ９１のゲートをＶＳＳによってオフし、動作時にはＮＭＯＳ遮断スイッチ９１のゲートをＶＰＵＭＰ，Ｎによってオンする。ＮＭＯＳ遮断スイッチ９１は高しきい値であるため、スレッショルド漏れ電流は、スタンバイ時には完全に抑制される。ＮＭＯＳ遮断スイッチ９１のゲート酸化膜は、ロジック部９０のゲート酸化膜より厚いため、ＶＤＤを超える高電圧のストレスは問題にならない。ＶＰＵＭＰ，Ｎをチャージポンプ回路（図示せず）で発生させる場合に必要な電力は動作時にのみ消費されることが、本実施形態の利点である。スタンバイ時には、余計な電力を消費することなく、ＮＭＯＳ遮断スイッチ９１のゲートはＶＳＳによりオフされる。ＶＳＳＶは、動作時にはＶＳＳになり、スタンバイ時にはＶＳＳとＶＤＤの間のある中間電圧に飽和する。これはＮＭＯＳ遮断スイッチ９１に接続するロジック部９０のロジックゲートを、スタンバイ直前において出力がＨであるゲートに制限するためである。こうすることにより、スタンバイ時には、ＶＳＳＶは、ＢＧＭＯＳと違ってＶＤＤにまで充電せず、ロジックゲートのＮＭＯＳの逆バイアス効果によってＶＳＳとＶＤＤの間のある中間電圧に飽和する。前記第２実施形態と同様に、本実施形態もスタンバイから動作までの回復時間が短い。なお、ＶＰＵＭＰ，Ｎを外部から供給してもよい。
【００２２】
図１０は、請求項６に対応する本発明の第６実施形態による半導体回路の構成を示す回路図である。本実施形態は、前述の第４および第５実施形態を組み合わせたものである。半導体回路１２は、ロジック部１００と、厚い酸化膜を有する高しきい値のＰＭＯＳ遮断スイッチ１０１と、厚い酸化膜を有する高しきい値のＮＭＯＳ遮断スイッチ１０２と、ＰＭＯＳ遮断スイッチ用反転レベルシフタ１０３と、ＮＭＯＳ遮断スイッチ用レベルシフタ１０４とを具える。ＰＭＯＳ遮断スイッチ用反転レベルシフタ１０３は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＰＵＭＰ，Ｐ〜ＶＤＤ信号であるＶＣＵＴ，Ｐに反転変換する。ここでＶＰＵＭＰ，ＰはＶＳＳより低い電圧である。ＮＭＯＳ遮断スイッチ用レベルシフタ１０４は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＳＳ〜ＶＰＵＭＰ，Ｎ信号であるＶＣＵＴ，Ｎに変換する。ここでＶＰＵＭＰ，ＮはＶＤＤより高い電圧である。ＰＭＯＳ遮断スイッチ１０１に接続するロジック部１００のロジックゲートを、スタンバイ直前において出力がＬであるゲートに制限する。ＮＭＯＳ遮断スイッチ１０２に接続するロジック部１００のロジックゲートを、スタンバイ直前において出力がＨであるゲートに制限する。この図において、ゲートがクロック信号によって制御されているＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２に接続されているＩ５は、クロックドゲートである。ＭＰ２およびＭＮ２の双方がオフするスタンバイ時には、Ｉ５の出力は高インピーダンス状態になる。このときＩ５の出力は、Ｉ５と出力を共有するＩ６によって決定される。この出力が（Ｌ）ならば、Ｉ５はＰＭＯＳ遮断スイッチ７１に接続されるべきである。この出力が（Ｈ）ならば、Ｉ５はＮＭＯＳ遮断スイッチ７２に接続されるべきである。
【００２３】
図１１は、前述した図７に示す第３実施形態の半導体回路の制御回路を具体的に示した本発明の第７実施形態による半導体回路の構成を示す回路図であり、請求項７に対応する。図７と同様の構成要素を同じ参照符で示す。本実施形態では、ＰＭＯＳ遮断スイッチ用制御回路網１１１と、ＮＭＯＳ遮断スイッチ用制御回路網１１２とをさらに設ける。ＰＭＯＳ遮断スイッチ用制御回路網１１１は、図７と同様のＰＭＯＳ遮断スイッチ用反転レベルシフタ７３に加えて、チャージポンプ１１３と、電圧レベル検出器１１４と、リングオシレータ（Ｒ１、Ｒ２、Ｒ３、Ｒ４およびＲ５）とを具える。ＮＭＯＳ遮断スイッチ用制御回路網１１２は、図７と同様のＮＭＯＳ遮断スイッチ用レベルシフタ７４に加えて、チャージポンプ１１５と、電圧レベル検出器１１６と、リングオシレータ（Ｒ６、Ｒ７、Ｒ８、Ｒ９およびＲ１０）とを具える。ロジック部７０におけるロジックゲートのうち、スタンバイ直前において出力がＬであるゲートをＰＭＯＳ遮断スイッチ７１に、出力がＨであるゲートをＮＭＯＳ遮断スイッチ７２に接続する。ＡＣＴがＨになると、動作が開始される。このとき、ＰＭＯＳ遮断スイッチ７１とＮＭＯＳ遮断スイッチ７２のゲート電圧ＶＣＵＴ，ＰとＶＣＵＴ，ＮはそれぞれＶＳＳとＶＤＤになる。ＡＣＴがＬになると、スタンバイが開始される。このとき、ＰＭＯＳ遮断スイッチ７１のゲートは、ＶＤＤより高いＶＰＵＭＰ，Ｐによって完全にオフされ、ＮＭＯＳ遮断スイッチ７２のゲートは、ＶＳＳより低いＶＰＵＭＰ，Ｎによって完全にオフされる。ＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎは、それぞれチャージポンプ１１３および１１５によって供給される。電圧レベル検出器１１４は、ＶＰＵＭＰ，Ｐをスタンバイ時に検出し、目標電圧より低ければチャージポンプ１１３を動かすようにラン信号をＲ５に送る。電圧レベル検出器１１６は、ＶＰＵＭＰ，Ｎをスタンバイ時に検出し、目標電圧より高ければチャージポンプ１１５を動かすようにラン信号をＲ１０に送る。電圧レベル検出器１１４および１１６によってそれぞれ制御されるチャージポンプ１１３および１１５は、ブースト電圧を作るためにＤＲＡＭやＥＥＰＲＯＭなどにも使われているチャージポンプを用いてもよい。クロスカップルされた構造を持つこの種のチャージポンプは、ＶＤＤを超える高電圧のストレスがなく、ＶＤＤ＝０．６Ｖ程度の低電源電圧においても−ＶＤＤと２ＶＤＤを発生できる。
【００２４】
図１２は、図１１の電圧検出器１１４の構成の一例を示す回路図である。電圧検出器１１４は、比較器１２１と、ＰＭＯＳトランジスタ１２２および１２３とを具える。ＶＰＵＭＰ，Ｐが上昇すると、ＰＭＯＳトランジスタ１２３のコンダクタンスがＰＭＯＳトランジスタ１２２のコンダクタンスより小さくなり、比較器１２１は、停止信号を図１１のＰＭＯＳ遮断スイッチ用制御回路網１１１内のリングオシレータに送る。図１３は、図１１の電圧検出器１１６の構成の一例を示す回路図である。電圧検出器１１６は、比較器１３１と、ＰＭＯＳトランジスタ１３２と、ＮＭＯＳトランジスタ１３３とを具える。ＶＰＵＭＰ，Ｎが低下すると、ＮＭＯＳトランジスタ１３３のコンダクタンスがＰＭＯＳトランジスタ１３２のコンダクタンスより小さくなり、比較器１３１は、停止信号を図１１のＮＭＯＳ遮断スイッチ用制御回路網１１２内のリングオシレータに送る。これらの構成は単なる例であり、電圧検出器には種々の設計方法を用いることができる。図１４の電圧検出器１４４および１４６も同様に構成することができる。
【００２５】
図１４は、前述した図１０に示す第６実施形態の半導体回路の制御回路を具体的に示した本発明の第８実施形態による半導体回路の構成を示す回路図であり、請求項８に対応する。図１０と同様の構成要素を同じ参照符で示す。本実施形態では、ＰＭＯＳ遮断スイッチ用制御回路網１４１と、ＮＭＯＳ遮断スイッチ用制御回路網１４２とをさらに設ける。ＰＭＯＳ遮断スイッチ用制御回路網１４１は、図１０と同様のＰＭＯＳ遮断スイッチ用反転レベルシフタ１０３に加えて、チャージポンプ１４３と、電圧レベル検出器１４４と、リングオシレータ（Ｓ１、Ｓ２、Ｓ３、Ｓ４およびＳ５）とを具える。ＮＭＯＳ遮断スイッチ用制御回路網１４２は、図１０と同様のＮＭＯＳ遮断スイッチ用レベルシフタ１０４に加えて、チャージポンプ１４５と、電圧レベル検出器１４６と、リングオシレータ（Ｓ６、Ｓ７、Ｓ８、Ｓ９およびＳ１０）とを具える。動作は上述した第７実施形態と類似している。ＰＭＯＳ遮断スイッチ１０１およびＮＭＯＳ遮断スイッチ１０２が、それぞれチャージポンプ１４３および１４５によって供給されるそれぞれＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎに対して十分厚い酸化膜を有する場合は、電圧検出器１４４および１４６はなくてもよい。
【００２６】
図１５は、請求項９に対応する本発明の第９実施形態による半導体回路の構成を示す回路図である。本実施形態では、フリップフロップ１５１は、ｍビットの入力データＡ［１−ｍ］を受け、クロック信号ＣＬＫに同期し、ｍビットの出力データＦＡ［１−ｍ］を発生する。制御部１５２は、ＦＡ［１−ｍ］を受け、イネーブル信号ＥＮを発生する。ラッチ１５３によりＥＮをＣＬＫに同期してラッチした信号ＥＮＬが反転と非反転の両方の出力を持ったレベルシフタ１５４とＡＮＤゲート１５５の入力となる。もしＥＮＬがＨならば、ＣＬＫはＡＮＤゲート１５５でマスクされず、フリップフロップ１５６のクロック入力ＥＮＣＬＫとなる。ＥＮＬは、低しきい値のＰＭＯＳ遮断スイッチ１５７と１６０および低しきい値のＮＭＯＳ遮断スイッチ１５８と１６１を制御するレベルシフタ１５４の入力ともなる。ＰＭＯＳ遮断スイッチ１５７はフリップフロップ１５６のためのＰＭＯＳ遮断スイッチであり、ＰＭＯＳ遮断スイッチ１６０はロジック部１５９のためのＰＭＯＳ遮断スイッチである。これら２つのＰＭＯＳ遮断スイッチを１つにすることもできる。ＮＭＯＳ遮断スイッチ１５８はフリップフロップ１５６のためのＮＭＯＳ遮断スイッチであり、ＮＭＯＳ遮断スイッチ１６１はロジック部１５９のためのＮＭＯＳ遮断スイッチである。これら２つのＮＭＯＳ遮断スイッチを１つにすることもできる。ＶＣＵＴ，ＰはＰＭＯＳ遮断スイッチ１５７と１６０のゲート信号であり、ＶＣＵＴ，ＮはＮＭＯＳ遮断スイッチ１５８と１６１のゲート信号である。Ｄ［１−ｎ］はフリップフロップ１５６のｎビットの入力データであり、Ｑ［１−ｎ］はフリップフロップ１５６のｎビットの出力データである。ロジック部１５９は、Ｑ［１−ｎ］を入力とするスタティックまたはダイナミックな組み合わせ回路である。図１６は、本実施形態における信号の波形を表すグラフである。ここで、ＥＮＬがＨになったとき、ＶＣＵＴ，ＰはＶＤＤより高い電圧からＶＳＳまで変化し、ＶＣＵＴ，ＮはＶＳＳより低い電圧からＶＤＤまで変化する。類似の回路を、厚い酸化膜を有する高しきい値の遮断スイッチを用いても実施可能であり、請求項１０に対応する。
【００２７】
以上、具体例を示しながら発明の実施に形態に基づいて本発明を詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない範疇においてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【図１】先行技術であるＭＴＣＭＯＳの構成を示す回路図である。
【図２】先行技術であるＳＣＣＭＯＳの構成を示す回路図である。
【図３】ＳＣＣＭＯＳの他の例の構成を示す回路図である。
【図４】先行技術であるＢＧＭＯＳの構成を示す回路図である。
【図５】本発明の第１実施形態による半導体回路の構成を示す回路図である。
【図６】Ａは本発明の第２実施形態による半導体回路の構成を示す回路図であり、ＢはＡのレベルシフタ６２の構成の一例を示す回路図である。
【図７】本発明の第３実施形態による半導体回路の構成を示す回路図である。
【図８】本発明の第４実施形態による半導体回路の構成を示す回路図である。
【図９】本発明の第５実施形態による半導体回路の構成を示す回路図である。
【図１０】本発明の第６実施形態による半導体回路の構成を示す回路図である。
【図１１】本発明の第７実施形態による半導体回路の構成を示す回路図である。
【図１２】図１１の電圧検出器１１４の構成の一例を示す回路図である。
【図１３】図１１の電圧検出器１１６の構成の一例を示す回路図である。
【図１４】本発明の第８実施形態による半導体回路の構成を示す回路図である。
【図１５】本発明の第９実施形態による半導体回路構成を示す回路図である。
【図１６】図１５の構成における信号の波形を表すグラフである。
【符号の説明】
１ ＭＴＣＭＯＳ
２、３ ＳＣＣＭＯＳ
４ ＢＧＭＯＳ
５、６、７、８、９、１２ 半導体回路
１０、２０、４０、５０、６０、７０、８０、９０、１００、１５９ ロジック部
１１、２１、５１、７１ 低しきい値ＰＭＯＳ遮断スイッチ
３０ ＰＭＯＳ遮断スイッチ
４１、８１ 高しきい値ＰＭＯＳ遮断スイッチ
５２、６２、７３、７４ レベルシフタ
６１、７２、８２ 低しきい値ＮＭＯＳ遮断スイッチ
７３ ＰＭＯＳ遮断スイッチ用レベルシフタ
７４ ＮＭＯＳ遮断スイッチ用レベルシフタ
【発明の属する技術分野】
本発明は、半導体回路に関し、例えばバッテリ駆動の携帯機器用ＬＳＩなどに用いられる低しきい値ＣＭＯＳ回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ回路において、電源電圧ＶＤＤが下がる際、動作速度が下がらないようにしきい値電圧を下げるべきである。ところが、０．１Ｖ程度までしきい値電圧を下げると、サブスレッショルド漏れ電流が急増してしまう。例えば、電源電圧０．６Ｖの７０ｎｍプロセスのＣＭＯＳ回路では、サブスレッショルド漏れ電流は４０ｎＡ／μｍ程度になる。このような大きいサブスレッショルド漏れ電流は、バッテリ駆動のシステムにとっては許容しがたいため、いくつかの漏れ電流抑制回路が開発されている。
【０００３】
上述したような漏れ電流抑制回路の一例として、Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ ＣＭＯＳ（ＭＴＣＭＯＳ）がある。図１は、このような先行技術であるＭＴＣＭＯＳの構成を示す回路図である。ＭＴＣＭＯＳ１は、低しきい値のＣＭＯＳで構成されたロジック部１０と、高しきい値のＰＭＯＳ遮断スイッチ１１とを具える。ＭＴＣＭＯＳは、遮断スイッチをＮＭＯＳとしても構成可能である。この図において、ロジック部１０には例としてロジックゲートＮＤ１およびＩＶ１を示してある。ＰＭＯＳ遮断スイッチ１１は、スタンバイ時にサブスレッショルド漏れ電流を抑制するために高しきい値である。ＰＭＯＳ遮断スイッチ１１のゲート電圧（ＶＣＵＴ）は、スタンバイ時にはＶＤＤになり、動作時にはＶＳＳ（＝０Ｖ）になる。仮想ＶＤＤ（ＶＤＤＶ）は、スタンバイ時にはＶＳＳになり、動作時にはＶＤＤになる。このようにして、高しきい値トランジスタと低しきい値トランジスタの特長を効果的に用いることで、高速動作とスタンバイ時の低電力化を実現させている。しかしながら、ＭＴＣＭＯＳは、高しきい値の遮断スイッチが動作時の速度を急激に悪化させるので、１Ｖ以下の電源電圧ではもはや有効ではないという問題があった。
【０００４】
漏れ電流抑制回路の他の例として、Ｓｕｐｅｒ Ｃｕｔ−ｏｆｆ ＣＭＯＳ（ＳＣＣＭＯＳ）がある。図２は、このような先行技術であるＳＳＣＭＯＳの構成を示す回路図である。ＳＣＣＭＯＳ２は、低しきい値のＣＭＯＳで構成されたロジック部２０と、低しきい値のＰＭＯＳ遮断スイッチ２１とを具える。ＳＣＣＭＯＳは、遮断スイッチをＮＭＯＳとしても構成可能である。この図において、ロジック部２０には例としてロジックゲートＮＤ１およびＩＶ１を示してある。ＭＴＣＭＯＳと違いＳＣＣＭＯＳは高しきい値の遮断スイッチを用いない。ＰＭＯＳ遮断スイッチ２１のゲート電圧（ＶＣＵＴ）は、動作時にはロジック部２０に電流を供給するためにＶＳＳになり、スタンバイ時にはサブスレッショルド漏れ電流を抑制するためにＶＤＤより高い電圧になる。スタンバイ開始時にＶＤＤだったＶＤＤＶは、ＶＳＳに放電を開始する。ＶＤＤＶがＶＳＳまで放電するとＶＧＤ１がＶＤＤより大きくなるので、ＰＭＯＳ遮断スイッチ２１のゲート酸化膜に高電圧ストレスを引き起こす。この高電圧ストレスを避けるために、図３に示すように直列にＰＭＯＳ遮断スイッチ３０を接続する。図３は、ＳＣＣＭＯＳの他の例であり、ＳＣＣＭＯＳ３は、ＰＭＯＳ遮断スイッチ３０を具える以外は図２のＳＣＣＭＯＳ２と同様である。ＰＭＯＳ遮断スイッチ３０は、ＰＭＯＳ遮断スイッチ２１のゲート酸化膜にかかる高電圧ストレスを緩和する。ＶＣＵＴはＰＭＯＳ遮断スイッチ２１のゲート電圧である。スタンバイ時には、ＶＣＵＴはサブスレッショルド漏れ電流を抑制するためにＶＤＤより高い電圧にし、例えばＶＤＤ＋０．３Ｖとする。動作時には、ＶＣＵＴはロジック部２０に電流を供給するためにＶＳＳにする。ＶＧ２はＰＭＯＳ遮断スイッチ３０のゲート電圧である。スタンバイ時にはＶＧ２はＶＤＤに、動作時にはＶＳＳにする。ここで、サブスレッショルド領域における２つのＰＭＯＳ遮断スイッチ２１および３０は、各々のゲートソース間の電圧に大きく依存する。図３において、ＰＭＯＳ遮断スイッチ２１および３０には同じ電流が流れるので、両者が同じ大きさで基板効果を考慮しなければ、スタンバイ時にはＶＤ１（ＶＳ２）はＶＤＤ−０．３Ｖになる。図３に示すこの構造は、図２の構造におけるゲート酸化膜の信頼性の問題を解決するが、同時に動作速度を悪化させるという問題がある。また、ＳＣＣＭＯＳでもＭＴＣＭＯＳと同様に、スタンバイ時にＨ（ＶＤＤ）のノードにおいて情報が蒸発するといった問題や、スタンバイから動作までの回復時間が長いといった問題もある。これらも、スタンバイ時にＶＤＤＶがＶＳＳに放電するためである。そのため、動作開始時にＶＤＤＶをＶＤＤに充電しなければならない。
【０００５】
漏れ電流抑制回路のさらに他の例として、Ｂｏｏｓｔｅｄ−Ｇａｔｅ ＭＯＳ（ＢＧＭＯＳ）がある。図４は、このような先行技術であるＢＧＭＯＳの構成を示す回路図である。ＢＧＭＯＳ４は、低しきい値のＣＭＯＳで構成されたロジック部４０と、厚い酸化膜を有する高しきい値のＰＭＯＳ遮断スイッチ４１とを具える。ＢＧＭＯＳは、遮断スイッチをＮＭＯＳとしても構成可能である。ＰＭＯＳ遮断スイッチ４１のゲート酸化膜は、ＶＤＤを超える高電圧も許容し、十分厚いので、ＳＣＣＭＯＳのように他のＰＭＯＳ遮断スイッチを直列接続する必要はない。ＭＴＣＭＯＳやＳＣＣＭＯＳと同様に、スタンバイ時にＶＤＤＶをＶＳＳに放電し、動作開始時にＶＤＤまで充電しなければならないので、スタンバイから動作までの回復時間が長くかかってしまうという欠点がある。
【０００６】
【発明が解決しようとする課題】
本発明は、上述したような先行技術のサブスレッショルド漏れ電流抑制技術の欠点を克服し、電源電圧１Ｖ以下でも有効で、遮断スイッチのゲート酸化膜における高電圧ストレスがなく、回復時間が短い、サブスレッショルド漏れ電流を抑制する半導体回路を提供することを目的とする。本発明は、さらに、同様の発想に基づいて遮断スイッチを用いたクロックゲーティングを行う半導体回路も提供する。
【０００７】
【課題を解決するための手段】
本発明による半導体回路の第１実施形態は、ロジック部と、ゲートがレベルシフタからの信号によって制御される低しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。本明細書中において、ａ〜ｂ信号という表記は、ａからｂまでの振幅を持った信号という意味であるとする。このようにすれば、ＭＴＣＭＯＳでは高しきい値を用いるために不可能であった１Ｖ以下の電源電圧においてもサブスレッショルド漏れ電流の抑制が可能になる。また、スタンバイ時にロジックゲートのＰＭＯＳの逆バイアス効果のために仮想電源線がＶＳＳまで放電せず、中間電圧で飽和するために高電圧ストレスがなく、ＳＣＣＭＯＳと違い直列遮断スイッチが要らず、動作時の高速動作も可能になる。さらに、スタンバイから動作までの回復時間が短くなる。
【０００８】
本発明による半導体回路の第２実施形態は、ロジック部と、ゲートがレベルシフタからの信号によって制御される低しきい値ＮＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＜ＶＳＳとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｎ〜ＶＤＤ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＤＤによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。このようにすれば、ＭＴＣＭＯＳでは高しきい値を用いるために不可能であった１Ｖ以下の電源電圧においてもサブスレッショルド漏れ電流の抑制が可能になる。また、スタンバイ時にロジックゲートのＮＭＯＳの逆バイアス効果のために仮想接地線がＶＤＤまで充電せず、中間電圧で飽和するために高電圧ストレスがなく、ＳＣＣＭＯＳと違い直列遮断スイッチが要らず、動作時の高速動作も可能になる。さらに、スタンバイから動作までの回復時間が短くなる。
【０００９】
本発明による半導体回路の第３実施形態は、ロジック部と、各々のゲートが各々のレベルシフタからの信号によって制御される低しきい値ＮＭＯＳ遮断スイッチおよび低しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＜ＶＳＳとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｎ〜ＶＤＤ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＤＤによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオフし、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。このようにすれば、ＭＴＣＭＯＳでは高しきい値を用いるために不可能であった１Ｖ以下の電源電圧においてもサブスレッショルド漏れ電流の抑制が可能になる。また、仮想電源線および仮想接地線ともに中間電圧で飽和するために高電圧ストレスがなく、ＳＣＣＭＯＳと違い直列遮断スイッチが要らず、動作時の高速動作も可能になる。さらに、スタンバイから動作までの回復時間が短くなる。
【００１０】
本発明による半導体回路の第４実施形態は、ロジック部と、ゲートがレベルシフタからの信号によって制御され、厚い酸化膜を有する高しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＜ＶＳＳとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｐ〜ＶＤＤ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＤＤによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。このようにすれば、仮想電源線がスタンバイ時にロジックゲートのＰＭＯＳの逆バイアス効果のために中間電圧で飽和するため、スタンバイから動作までの回復時間がＢＧＭＯＳより短くなる。
【００１１】
本発明による半導体回路の第５実施形態は、ロジック部と、ゲートがレベルシフタからの信号によって制御され、厚い酸化膜を有する高しきい値ＮＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＞ＶＤＤとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｎ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＳＳによって前記ＮＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。このようにすれば、仮想接地線がスタンバイ時にロジックゲートのＮＭＯＳの逆バイアス効果のために中間電圧で飽和するため、スタンバイから動作までの回復時間がＢＧＭＯＳより短くなる。
【００１２】
本発明による半導体回路の第６実施形態は、ロジック部と、各々のゲートが各々レベルシフタからの信号によって制御され、各々厚い酸化膜を有する高しきい値ＮＭＯＳ遮断スイッチおよび高しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＞ＶＤＤとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｎ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＳＳによって前記ＮＭＯＳ遮断スイッチをオフし、ＶＰＵＭＰ，Ｐ＜ＶＳＳとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｐ〜ＶＤＤ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＤＤによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする。このようにすれば、仮想電源線および仮想接地線ともにスタンバイ時に中間電圧で飽和するため、スタンバイから動作までの回復時間がＢＧＭＯＳより短くなる。
【００１３】
本発明による半導体回路の第７実施形態は、各々が低しきい値ＰＭＯＳ遮断スイッチおよび低しきい値ＮＭＯＳ遮断スイッチを具える半導体回路において、
ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするＰＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，Ｎ＜ＶＳＳとして、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｎ〜ＶＤＤ信号に変換し、動作時にはＶＤＤによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオフするＮＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを発生するチャージポンプと、
前記チャージポンプをオンオフさせるクロック信号を発生するリングオシレータと、
前記チャージポンプが発生したＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを任意に調節する電圧検出器とを具えることを特徴とする。このようにすれば、ＭＴＣＭＯＳでは高しきい値を用いるために不可能であった１Ｖ以下の電源電圧においてもサブスレッショルド漏れ電流の抑制が可能になる。また、遮断スイッチのゲート電圧を、プロセスや温度のばらつきにかかわらず遮断スイッチを通るサブスレッショルド漏れ電流が抑制されるように適応的に制御することが可能になる。
【００１４】
本発明による半導体回路の第８実施形態は、各々が厚い酸化膜を有する高しきい値ＰＭＯＳ遮断スイッチおよび高しきい値ＮＭＯＳ遮断スイッチを具える半導体回路において、
ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＜ＶＳＳとして、ＶＳ Ｓ〜ＶＤＤ信号をＶＰＵＭＰ，Ｐ〜ＶＤＤ信号に変換し、動作時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＤＤによって前記ＰＭＯＳ遮断スイッチをオフするＰＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，Ｎ＞ＶＤＤとして、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｎ信号に変換し、動作時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＳＳによって前記ＮＭＯＳ遮断スイッチをオフするＮＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを発生するチャージポンプと、
前記チャージポンプをオンオフさせるクロック信号を発生するリングオシレータと、
前記チャージポンプが発生したＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを任意に調節する電圧検出器とを具えることを特徴とする。このようにすれば、遮断スイッチのゲート電圧を、プロセスや温度のばらつきにかかわらず遮断スイッチを通るサブスレッショルド漏れ電流が抑制されるように適応的に制御することが可能になる。
【００１５】
本発明による半導体回路の第９実施形態は、スタティックまたはダイナミックな組み合わせロジック部と、
クロックに同期したｍ（整数）ビットの入力データを持ったフリップフロップと、
前記フリップフロップの出力を受け、前記ロジック部をイネーブルする信号を発生する制御部と、
クロックの立ち上がりで前記イネーブル信号をラッチするラッチと、
ラッチされた前記イネーブル信号を受け、ＶＤＤを電源電圧、ＶＳＳを接地電位として、ＶＳＳからＶＤＤより高い電圧までの振幅を持った低しきい値ＰＭＯＳ遮断スイッチのゲート信号と、ＶＳＳより低い電圧からＶＤＤまでの振幅を持った低しきい値ＮＭＯＳ遮断スイッチのゲート信号とに変換するレベルシフタと、
ラッチされた前記イネーブル信号とクロックとを論理積するＡＮＤゲートと、
ｎ（整数）ビットデータと、前記イネーブル信号と論理積されたクロックとを受け、前記ロジック部に出力するフリップフロップを具えるレジスタ群と、
前記ＰＭＯＳ遮断スイッチのゲート信号とＮＭＯＳ遮断スイッチのゲート信号とを受け、前記レジスタ群およびロジック部を流れるサブスレッショルド漏れ電流を制御する低しきい値遮断スイッチとを具えることを特徴とする。このようにすれば、ＭＴＣＭＯＳでは高しきい値を用いるために不可能であった１Ｖ以下の電源電圧においてもサブスレッショルド漏れ電流の抑制が可能になる。また、クロックゲーティングと同時に遮断スイッチを実装でき、遮断スイッチはラッチされたイネーブル信号によって制御される。イネーブル信号がＨになると、クロックはＡＮＤゲートを通る。このとき遮断スイッチはオンし、仮想接地線と仮想電電線は、それぞれＶＳＳとＶＤＤになる。イネーブル信号がＬになると、クロックはマスクされ、遮断スイッチはスレッショルド漏れ電流を抑制するためにオフされる。
【００１６】
本発明による半導体回路の第１０実施形態は、スタティックまたはダイナミックな組み合わせロジック部と、
クロックに同期したｍ（整数）ビットの入力データを持ったフリップフロップと、
前記フリップフロップの出力を受け、前記ロジック部をイネーブルする信号を発生する制御部と、
クロックの立ち上がりで前記イネーブル信号をラッチするラッチと、
ラッチされた前記イネーブル信号を受け、ＶＤＤを電源電圧、ＶＳＳを接地電位として、ＶＳＳより低い電圧からＶＤＤまでの振幅を持った厚い酸化膜を有する高しきい値ＰＭＯＳ遮断スイッチのゲート信号と、ＶＳＳからＶＤＤより高い電圧までの振幅を持った厚い酸化膜を有する高しきい値ＮＭＯＳ遮断スイッチのゲート信号とに変換するレベルシフタと、
ラッチされた前記イネーブル信号とクロックとを論理積するＡＮＤゲートと、
ｎ（整数）ビットデータと、前記イネーブル信号と論理積されたクロックとを受け、前記ロジック部に出力するフリップフロップを具えるレジスタ群と、
前記ＰＭＯＳ遮断スイッチのゲート信号とＮＭＯＳ遮断スイッチのゲート信号とを受け、前記レジスタ群およびロジック部を流れるサブスレッショルド漏れ電流を制御する厚い酸化膜を有する高しきい値遮断スイッチとを具えることを特徴とする。このようにすれば、クロックゲーティングと同時に遮断スイッチを実装でき、遮断スイッチはラッチされたイネーブル信号によって制御される。イネーブル信号がＨになると、クロックはＡＮＤゲートを通る。このとき遮断スイッチはオンし、仮想接地線と仮想電源線は、それぞれＶＳＳとＶＤＤになる。イネーブル信号がＬになると、クロックはマスクされ、遮断スイッチはスレッショルド漏れ電流を抑制するためにオフされる。
【００１７】
【発明の実施の形態】
図５は、請求項１に対応する本発明の第１実施形態による半導体回路の構成を示す回路図である。半導体回路５は、ロジック部５０と、低しきい値のＰＭＯＳ遮断スイッチ５１と、レベルシフタ５２とを具える。ＰＭＯＳ遮断スイッチ５１のしきい値は、例えば、−０．１Ｖ程度である。ＶＤＤは電源電圧であり、ＶＤＤＶは仮想電源線である。ＶＳＳは接地電位である。レベルシフタ５２は、動作時にＰＭＯＳ遮断スイッチ５１のゲートをロジック部５０に電流を供給するためにＶＳＳによってオンし、スタンバイ時にＰＭＯＳ遮断スイッチ５１のゲートをサブスレッショルド漏れ電流を抑制するためにＶＰＵＭＰ，Ｐによってオフする。すなわち、レベルシフタ５２は、ＶＳＳ〜ＶＤＤ信号である
【外１】
【００１８】
図６Ａは、請求項２に対応する本発明の第２実施形態による半導体回路の構成を示す回路図である。本実施形態は、前述の第１実施形態の半導体回路における遮断スイッチをＮＭＯＳ遮断スイッチとして構成したものである。半導体回路６は、ロジック部６０と、低しきい値のＮＭＯＳ遮断スイッチ６１と、レベルシフタ６２とを具える。ＮＭＯＳ遮断スイッチ６１のしきい値は、例えば、０．１Ｖ程度である。ＶＳＳＶは仮想接地線である。レベルシフタ６２は、スタンバイ時にＮＭＯＳ遮断スイッチ６１のゲートをサブスレッショルド漏れ電流を抑制するためにＶＰＵＭＰ，Ｎによってオフし、動作時にＮＭＯＳ遮断スイッチ６１のゲートをロジック部６０に電流を供給するためにＶＤＤによってオンする。すなわち、レベルシフタ６２は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＰＵＭＰ，Ｎ〜ＶＤＤ信号であるＶＣＵＴ，Ｎに変換する。ここで、ＶＰＵＭＰ，ＮはＶＳＳより低い電圧である。ＶＳＳＶは、動作時にはＶＳＳになる。この図において（Ｈ）はスタンバイ時にＨであることを示し、ＮＭＯＳ遮断スイッチ６１に接続するロジックゲートを、スタンバイ直前において出力がＨであるゲートに制限する。こうすることにより、スタンバイ時にロジックゲートのＮＭＯＳの逆バイアス効果によりＶＳＳＶは、ＶＳＳとＶＤＤの間のある中間電圧に飽和し、ＳＣＣＭＯＳの場合とは異なり、ＶＤＤまで充電しない。この飽和電圧は、ＶＰＵＭＰ，Ｎ、ＮＭＯＳ遮断スイッチ６２のゲート幅、ＮＭＯＳ遮断スイッチ６２に接続されているロジック部６０の総ゲート幅、基板効果まで考慮したそれらのしきい値、温度などによって決められ、ＶＳＳＶは、ＮＭＯＳ遮断スイッチ６２のゲート酸化膜にＶＤＤを超える高電圧のストレスをかけることなく制御できる。半導体回路６では、ＶＳＳＶだけが飽和電圧からＶＳＳに戻され、回復すべき容量とＶＳＳＶの振幅がＳＣＣＭＯＳの場合よりずっと小さいので、回復時間はＳＣＣＭＯＳよりもずっと短い。スタンバイ時にＶＰＵＭＰ，Ｎを、チャージポンプ（図示せず）によって発生し、レベルシフタ６２によって制御する。また、ＶＰＵＭＰ，Ｎを外部から供給してもよい。例えば、ＶＤＤ＝０．６Ｖ、ＶＰＵＭＰ，Ｎ＝−０．３Ｖの場合に、高電圧ストレスがかからないレベルシフタ６２の回路例を図６Ｂに示す。
【００１９】
図７は、請求項３に対応する本発明の第３実施形態による半導体回路の構成を示す回路図である。本実施形態は、前述の第１および第２実施形態を組み合わせたものである。半導体回路７は、ロジック部７０と、低しきい値のＰＭＯＳ遮断スイッチ７１と、低しきい値のＮＭＯＳ遮断スイッチ７２と、ＰＭＯＳ遮断スイッチ用反転レベルシフタ７３と、ＮＭＯＳ遮断スイッチ用レベルシフタ７４とを具える。ＰＭＯＳ遮断スイッチ用反転レベルシフタ７３は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＳＳ〜ＶＰＵＭＰ，Ｐ信号であるＶＣＵＴ，Ｐに反転変換する。ここで、ＶＰＵＭＰ，ＰはＶＤＤより高い電圧である。ＮＭＯＳ遮断スイッチ用レベルシフタ７４は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＰＵＭＰ，Ｎ〜ＶＤＤ信号であるＶＣＵＴ，Ｎに変換する。ここで、ＶＰＵＭＰ，ＮはＶＳＳより低い電圧である。ＰＭＯＳ遮断スイッチ７１に接続するロジック部７０のロジックゲートを、スタンバイ直前において出力がＬであるゲートに制限する。ＮＭＯＳ遮断スイッチ７２に接続するロジック部７０のロジックゲートを、スタンバイ直前において出力がＨであるゲートに制限する。この図において、ゲートがクロック信号によって制御されているＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２に接続されているＩ５は、クロックドゲートである。ＭＰ２およびＭＮ２の双方がオフするスタンバイ時には、Ｉ５の出力は高インピーダンス状態になる。このときＩ５の出力は、Ｉ５と出力を共有するＩ６によって決定される。この出力が（Ｌ）ならば、Ｉ５はＰＭＯＳ遮断スイッチ７１に接続されるべきである。この出力が（Ｈ）ならば、Ｉ５はＮＭＯＳ遮断スイッチ７２に接続されるべきである。
【００２０】
図８は、請求項４に対応する本発明の第４実施形態による半導体回路の構成を示す回路図である。半導体回路８は、ロジック部８０と、厚い酸化膜を有する高しきい値のＰＭＯＳ遮断スイッチ８１と、レベルシフタ８２とを具える。レベルシフタ８２は、ＶＳＳ〜ＶＤＤ信号である
【外２】
【００２１】
図９は、請求項５に対応する本発明の第５実施形態による半導体回路の構成を示す回路図である。本実施形態は、前述の第４実施形態の半導体回路における遮断スイッチをＮＭＯＳ遮断スイッチとして構成したものである。半導体回路９は、ロジック部９０と、厚い酸化膜を有する高しきい値のＮＭＯＳ遮断スイッチ９１と、レベルシフタ９２とを具える。レベルシフタ９２は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＳＳ〜ＶＰＵＭＰ，Ｎ信号であるＶＣＵＴ，Ｎに変換する。ここでＶＰＵＭＰ，ＮはＶＤＤより高い電圧である。レベルシフタ９２は、スタンバイ時にはＮＭＯＳ遮断スイッチ９１のゲートをＶＳＳによってオフし、動作時にはＮＭＯＳ遮断スイッチ９１のゲートをＶＰＵＭＰ，Ｎによってオンする。ＮＭＯＳ遮断スイッチ９１は高しきい値であるため、スレッショルド漏れ電流は、スタンバイ時には完全に抑制される。ＮＭＯＳ遮断スイッチ９１のゲート酸化膜は、ロジック部９０のゲート酸化膜より厚いため、ＶＤＤを超える高電圧のストレスは問題にならない。ＶＰＵＭＰ，Ｎをチャージポンプ回路（図示せず）で発生させる場合に必要な電力は動作時にのみ消費されることが、本実施形態の利点である。スタンバイ時には、余計な電力を消費することなく、ＮＭＯＳ遮断スイッチ９１のゲートはＶＳＳによりオフされる。ＶＳＳＶは、動作時にはＶＳＳになり、スタンバイ時にはＶＳＳとＶＤＤの間のある中間電圧に飽和する。これはＮＭＯＳ遮断スイッチ９１に接続するロジック部９０のロジックゲートを、スタンバイ直前において出力がＨであるゲートに制限するためである。こうすることにより、スタンバイ時には、ＶＳＳＶは、ＢＧＭＯＳと違ってＶＤＤにまで充電せず、ロジックゲートのＮＭＯＳの逆バイアス効果によってＶＳＳとＶＤＤの間のある中間電圧に飽和する。前記第２実施形態と同様に、本実施形態もスタンバイから動作までの回復時間が短い。なお、ＶＰＵＭＰ，Ｎを外部から供給してもよい。
【００２２】
図１０は、請求項６に対応する本発明の第６実施形態による半導体回路の構成を示す回路図である。本実施形態は、前述の第４および第５実施形態を組み合わせたものである。半導体回路１２は、ロジック部１００と、厚い酸化膜を有する高しきい値のＰＭＯＳ遮断スイッチ１０１と、厚い酸化膜を有する高しきい値のＮＭＯＳ遮断スイッチ１０２と、ＰＭＯＳ遮断スイッチ用反転レベルシフタ１０３と、ＮＭＯＳ遮断スイッチ用レベルシフタ１０４とを具える。ＰＭＯＳ遮断スイッチ用反転レベルシフタ１０３は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＰＵＭＰ，Ｐ〜ＶＤＤ信号であるＶＣＵＴ，Ｐに反転変換する。ここでＶＰＵＭＰ，ＰはＶＳＳより低い電圧である。ＮＭＯＳ遮断スイッチ用レベルシフタ１０４は、ＶＳＳ〜ＶＤＤ信号であるＡＣＴをＶＳＳ〜ＶＰＵＭＰ，Ｎ信号であるＶＣＵＴ，Ｎに変換する。ここでＶＰＵＭＰ，ＮはＶＤＤより高い電圧である。ＰＭＯＳ遮断スイッチ１０１に接続するロジック部１００のロジックゲートを、スタンバイ直前において出力がＬであるゲートに制限する。ＮＭＯＳ遮断スイッチ１０２に接続するロジック部１００のロジックゲートを、スタンバイ直前において出力がＨであるゲートに制限する。この図において、ゲートがクロック信号によって制御されているＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２に接続されているＩ５は、クロックドゲートである。ＭＰ２およびＭＮ２の双方がオフするスタンバイ時には、Ｉ５の出力は高インピーダンス状態になる。このときＩ５の出力は、Ｉ５と出力を共有するＩ６によって決定される。この出力が（Ｌ）ならば、Ｉ５はＰＭＯＳ遮断スイッチ７１に接続されるべきである。この出力が（Ｈ）ならば、Ｉ５はＮＭＯＳ遮断スイッチ７２に接続されるべきである。
【００２３】
図１１は、前述した図７に示す第３実施形態の半導体回路の制御回路を具体的に示した本発明の第７実施形態による半導体回路の構成を示す回路図であり、請求項７に対応する。図７と同様の構成要素を同じ参照符で示す。本実施形態では、ＰＭＯＳ遮断スイッチ用制御回路網１１１と、ＮＭＯＳ遮断スイッチ用制御回路網１１２とをさらに設ける。ＰＭＯＳ遮断スイッチ用制御回路網１１１は、図７と同様のＰＭＯＳ遮断スイッチ用反転レベルシフタ７３に加えて、チャージポンプ１１３と、電圧レベル検出器１１４と、リングオシレータ（Ｒ１、Ｒ２、Ｒ３、Ｒ４およびＲ５）とを具える。ＮＭＯＳ遮断スイッチ用制御回路網１１２は、図７と同様のＮＭＯＳ遮断スイッチ用レベルシフタ７４に加えて、チャージポンプ１１５と、電圧レベル検出器１１６と、リングオシレータ（Ｒ６、Ｒ７、Ｒ８、Ｒ９およびＲ１０）とを具える。ロジック部７０におけるロジックゲートのうち、スタンバイ直前において出力がＬであるゲートをＰＭＯＳ遮断スイッチ７１に、出力がＨであるゲートをＮＭＯＳ遮断スイッチ７２に接続する。ＡＣＴがＨになると、動作が開始される。このとき、ＰＭＯＳ遮断スイッチ７１とＮＭＯＳ遮断スイッチ７２のゲート電圧ＶＣＵＴ，ＰとＶＣＵＴ，ＮはそれぞれＶＳＳとＶＤＤになる。ＡＣＴがＬになると、スタンバイが開始される。このとき、ＰＭＯＳ遮断スイッチ７１のゲートは、ＶＤＤより高いＶＰＵＭＰ，Ｐによって完全にオフされ、ＮＭＯＳ遮断スイッチ７２のゲートは、ＶＳＳより低いＶＰＵＭＰ，Ｎによって完全にオフされる。ＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎは、それぞれチャージポンプ１１３および１１５によって供給される。電圧レベル検出器１１４は、ＶＰＵＭＰ，Ｐをスタンバイ時に検出し、目標電圧より低ければチャージポンプ１１３を動かすようにラン信号をＲ５に送る。電圧レベル検出器１１６は、ＶＰＵＭＰ，Ｎをスタンバイ時に検出し、目標電圧より高ければチャージポンプ１１５を動かすようにラン信号をＲ１０に送る。電圧レベル検出器１１４および１１６によってそれぞれ制御されるチャージポンプ１１３および１１５は、ブースト電圧を作るためにＤＲＡＭやＥＥＰＲＯＭなどにも使われているチャージポンプを用いてもよい。クロスカップルされた構造を持つこの種のチャージポンプは、ＶＤＤを超える高電圧のストレスがなく、ＶＤＤ＝０．６Ｖ程度の低電源電圧においても−ＶＤＤと２ＶＤＤを発生できる。
【００２４】
図１２は、図１１の電圧検出器１１４の構成の一例を示す回路図である。電圧検出器１１４は、比較器１２１と、ＰＭＯＳトランジスタ１２２および１２３とを具える。ＶＰＵＭＰ，Ｐが上昇すると、ＰＭＯＳトランジスタ１２３のコンダクタンスがＰＭＯＳトランジスタ１２２のコンダクタンスより小さくなり、比較器１２１は、停止信号を図１１のＰＭＯＳ遮断スイッチ用制御回路網１１１内のリングオシレータに送る。図１３は、図１１の電圧検出器１１６の構成の一例を示す回路図である。電圧検出器１１６は、比較器１３１と、ＰＭＯＳトランジスタ１３２と、ＮＭＯＳトランジスタ１３３とを具える。ＶＰＵＭＰ，Ｎが低下すると、ＮＭＯＳトランジスタ１３３のコンダクタンスがＰＭＯＳトランジスタ１３２のコンダクタンスより小さくなり、比較器１３１は、停止信号を図１１のＮＭＯＳ遮断スイッチ用制御回路網１１２内のリングオシレータに送る。これらの構成は単なる例であり、電圧検出器には種々の設計方法を用いることができる。図１４の電圧検出器１４４および１４６も同様に構成することができる。
【００２５】
図１４は、前述した図１０に示す第６実施形態の半導体回路の制御回路を具体的に示した本発明の第８実施形態による半導体回路の構成を示す回路図であり、請求項８に対応する。図１０と同様の構成要素を同じ参照符で示す。本実施形態では、ＰＭＯＳ遮断スイッチ用制御回路網１４１と、ＮＭＯＳ遮断スイッチ用制御回路網１４２とをさらに設ける。ＰＭＯＳ遮断スイッチ用制御回路網１４１は、図１０と同様のＰＭＯＳ遮断スイッチ用反転レベルシフタ１０３に加えて、チャージポンプ１４３と、電圧レベル検出器１４４と、リングオシレータ（Ｓ１、Ｓ２、Ｓ３、Ｓ４およびＳ５）とを具える。ＮＭＯＳ遮断スイッチ用制御回路網１４２は、図１０と同様のＮＭＯＳ遮断スイッチ用レベルシフタ１０４に加えて、チャージポンプ１４５と、電圧レベル検出器１４６と、リングオシレータ（Ｓ６、Ｓ７、Ｓ８、Ｓ９およびＳ１０）とを具える。動作は上述した第７実施形態と類似している。ＰＭＯＳ遮断スイッチ１０１およびＮＭＯＳ遮断スイッチ１０２が、それぞれチャージポンプ１４３および１４５によって供給されるそれぞれＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎに対して十分厚い酸化膜を有する場合は、電圧検出器１４４および１４６はなくてもよい。
【００２６】
図１５は、請求項９に対応する本発明の第９実施形態による半導体回路の構成を示す回路図である。本実施形態では、フリップフロップ１５１は、ｍビットの入力データＡ［１−ｍ］を受け、クロック信号ＣＬＫに同期し、ｍビットの出力データＦＡ［１−ｍ］を発生する。制御部１５２は、ＦＡ［１−ｍ］を受け、イネーブル信号ＥＮを発生する。ラッチ１５３によりＥＮをＣＬＫに同期してラッチした信号ＥＮＬが反転と非反転の両方の出力を持ったレベルシフタ１５４とＡＮＤゲート１５５の入力となる。もしＥＮＬがＨならば、ＣＬＫはＡＮＤゲート１５５でマスクされず、フリップフロップ１５６のクロック入力ＥＮＣＬＫとなる。ＥＮＬは、低しきい値のＰＭＯＳ遮断スイッチ１５７と１６０および低しきい値のＮＭＯＳ遮断スイッチ１５８と１６１を制御するレベルシフタ１５４の入力ともなる。ＰＭＯＳ遮断スイッチ１５７はフリップフロップ１５６のためのＰＭＯＳ遮断スイッチであり、ＰＭＯＳ遮断スイッチ１６０はロジック部１５９のためのＰＭＯＳ遮断スイッチである。これら２つのＰＭＯＳ遮断スイッチを１つにすることもできる。ＮＭＯＳ遮断スイッチ１５８はフリップフロップ１５６のためのＮＭＯＳ遮断スイッチであり、ＮＭＯＳ遮断スイッチ１６１はロジック部１５９のためのＮＭＯＳ遮断スイッチである。これら２つのＮＭＯＳ遮断スイッチを１つにすることもできる。ＶＣＵＴ，ＰはＰＭＯＳ遮断スイッチ１５７と１６０のゲート信号であり、ＶＣＵＴ，ＮはＮＭＯＳ遮断スイッチ１５８と１６１のゲート信号である。Ｄ［１−ｎ］はフリップフロップ１５６のｎビットの入力データであり、Ｑ［１−ｎ］はフリップフロップ１５６のｎビットの出力データである。ロジック部１５９は、Ｑ［１−ｎ］を入力とするスタティックまたはダイナミックな組み合わせ回路である。図１６は、本実施形態における信号の波形を表すグラフである。ここで、ＥＮＬがＨになったとき、ＶＣＵＴ，ＰはＶＤＤより高い電圧からＶＳＳまで変化し、ＶＣＵＴ，ＮはＶＳＳより低い電圧からＶＤＤまで変化する。類似の回路を、厚い酸化膜を有する高しきい値の遮断スイッチを用いても実施可能であり、請求項１０に対応する。
【００２７】
以上、具体例を示しながら発明の実施に形態に基づいて本発明を詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない範疇においてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【図１】先行技術であるＭＴＣＭＯＳの構成を示す回路図である。
【図２】先行技術であるＳＣＣＭＯＳの構成を示す回路図である。
【図３】ＳＣＣＭＯＳの他の例の構成を示す回路図である。
【図４】先行技術であるＢＧＭＯＳの構成を示す回路図である。
【図５】本発明の第１実施形態による半導体回路の構成を示す回路図である。
【図６】Ａは本発明の第２実施形態による半導体回路の構成を示す回路図であり、ＢはＡのレベルシフタ６２の構成の一例を示す回路図である。
【図７】本発明の第３実施形態による半導体回路の構成を示す回路図である。
【図８】本発明の第４実施形態による半導体回路の構成を示す回路図である。
【図９】本発明の第５実施形態による半導体回路の構成を示す回路図である。
【図１０】本発明の第６実施形態による半導体回路の構成を示す回路図である。
【図１１】本発明の第７実施形態による半導体回路の構成を示す回路図である。
【図１２】図１１の電圧検出器１１４の構成の一例を示す回路図である。
【図１３】図１１の電圧検出器１１６の構成の一例を示す回路図である。
【図１４】本発明の第８実施形態による半導体回路の構成を示す回路図である。
【図１５】本発明の第９実施形態による半導体回路構成を示す回路図である。
【図１６】図１５の構成における信号の波形を表すグラフである。
【符号の説明】
１ ＭＴＣＭＯＳ
２、３ ＳＣＣＭＯＳ
４ ＢＧＭＯＳ
５、６、７、８、９、１２ 半導体回路
１０、２０、４０、５０、６０、７０、８０、９０、１００、１５９ ロジック部
１１、２１、５１、７１ 低しきい値ＰＭＯＳ遮断スイッチ
３０ ＰＭＯＳ遮断スイッチ
４１、８１ 高しきい値ＰＭＯＳ遮断スイッチ
５２、６２、７３、７４ レベルシフタ
６１、７２、８２ 低しきい値ＮＭＯＳ遮断スイッチ
７３ ＰＭＯＳ遮断スイッチ用レベルシフタ
７４ ＮＭＯＳ遮断スイッチ用レベルシフタ
Claims (10)
- ロジック部と、ゲートがレベルシフタからの信号によって制御される低しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする半導体回路。
- ロジック部と、ゲートがレベルシフタからの信号によって制御される低しきい値ＮＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＜ＶＳＳとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｎ〜ＶＤＤ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＤＤによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオフするように構成したことを特徴とする半導体回路。
- ロジック部と、各々のゲートが各々のレベルシフタからの信号によって制御される低しきい値ＮＭＯＳ遮断スイッチおよび低しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＜ＶＳＳとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｎ〜ＶＤＤ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＤＤによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオフし、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする半導体回路。
- ロジック部と、ゲートがレベルシフタからの信号によって制御され、厚い酸化膜を有する高しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＜ＶＳＳとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｐ〜ＶＤＤ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＤＤによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする半導体回路。
- ロジック部と、ゲートがレベルシフタからの信号によって制御され、厚い酸化膜を有する高しきい値ＮＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＞ＶＤＤとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｎ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＳＳによって前記ＮＭＯＳ遮断スイッチをオフするように構成したことを特徴とする半導体回路。
- ロジック部と、各々のゲートが各々レベルシフタからの信号によって制御され、各々厚い酸化膜を有する高しきい値ＮＭＯＳ遮断スイッチおよび高しきい値ＰＭＯＳ遮断スイッチとを具える半導体回路において、前記ＮＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＨを出力するゲートに制限し、前記ＰＭＯＳ遮断スイッチに接続されている前記ロジック部のロジックゲートをスタンバイ時にＬを出力するゲートに制限し、ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｎ＞ＶＤＤとして、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｎ信号に変換し、前記ＮＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＳＳによって前記ＮＭＯＳ遮断スイッチをオフし、ＶＰＵＭＰ，Ｐ＜ＶＳＳとして、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｐ〜ＶＤＤ信号に変換し、前記ＰＭＯＳ遮断スイッチ用レベルシフタが、動作時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＤＤによって前記ＰＭＯＳ遮断スイッチをオフするように構成したことを特徴とする半導体回路。
- 各々が低しきい値ＰＭＯＳ遮断スイッチおよび低しきい値ＮＭＯＳ遮断スイッチを具える半導体回路において、
ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＞ＶＤＤとして、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｐ信号に変換し、動作時にはＶＳＳによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオフするＰＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，Ｎ＜ＶＳＳとして、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｎ〜ＶＤＤ信号に変換し、動作時にはＶＤＤによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオフするＮＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを発生するチャージポンプと、
前記チャージポンプをオンオフさせるクロック信号を発生するリングオシレータと、
前記チャージポンプが発生したＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを任意に調節する電圧検出器とを具えることを特徴とする半導体回路。 - 各々が厚い酸化膜を有する高しきい値ＰＭＯＳ遮断スイッチおよび高しきい値ＮＭＯＳ遮断スイッチを具える半導体回路において、
ＶＤＤを電源電圧、ＶＳＳを接地電位、ＶＰＵＭＰ，Ｐ＜ＶＳＳとして、ＶＳＳ〜ＶＤＤ信号をＶＰＵＭＰ，Ｐ〜ＶＤＤ信号に変換し、動作時にはＶＰＵＭＰ，Ｐによって前記ＰＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＤＤによって前記ＰＭＯＳ遮断スイッチをオフするＰＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，Ｎ＞ＶＤＤとして、ＶＳＳ〜ＶＤＤ信号をＶＳＳ〜ＶＰＵＭＰ，Ｎ信号に変換し、動作時にはＶＰＵＭＰ，Ｎによって前記ＮＭＯＳ遮断スイッチをオンし、スタンバイ時にはＶＳＳによって前記ＮＭＯＳ遮断スイッチをオフするＮＭＯＳ遮断スイッチ用レベルシフタと、
ＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを発生するチャージポンプと、
前記チャージポンプをオンオフさせるクロック信号を発生するリングオシレータと、
前記チャージポンプが発生したＶＰＵＭＰ，ＰおよびＶＰＵＭＰ，Ｎを任意に調節する電圧検出器とを具えることを特徴とする半導体回路。 - スタティックまたはダイナミックな組み合わせロジック部と、
クロックに同期したｍ（整数）ビットの入力データを持ったフリップフロップと、
前記フリップフロップの出力を受け、前記ロジック部をイネーブルする信号を発生する制御部と、
クロックの立ち上がりで前記イネーブル信号をラッチするラッチと、
ラッチされた前記イネーブル信号を受け、ＶＤＤを電源電圧、ＶＳＳを接地電位として、ＶＳＳからＶＤＤより高い電圧までの振幅を持った低しきい値ＰＭＯＳ遮断スイッチのゲート信号と、ＶＳＳより低い電圧からＶＤＤまでの振幅を持った低しきい値ＮＭＯＳ遮断スイッチのゲート信号とに変換するレベルシフタと、
ラッチされた前記イネーブル信号とクロックとを論理積するＡＮＤゲートと、
ｎ（整数）ビットデータと、前記イネーブル信号と論理積されたクロックとを受け、前記ロジック部に出力するフリップフロップを具えるレジスタ群と、
前記ＰＭＯＳ遮断スイッチのゲート信号とＮＭＯＳ遮断スイッチのゲート信号とを受け、前記レジスタ群およびロジック部を流れるサブスレッショルド漏れ電流を制御する低しきい値遮断スイッチとを具えることを特徴とする半導体回路。 - スタティックまたはダイナミックな組み合わせロジック部と、
クロックに同期したｍ（整数）ビットの入力データを持ったフリップフロップと、
前記フリップフロップの出力を受け、前記ロジック部をイネーブルする信号を発生する制御部と、
クロックの立ち上がりで前記イネーブル信号をラッチするラッチと、
ラッチされた前記イネーブル信号を受け、ＶＤＤを電源電圧、ＶＳＳを接地電位として、ＶＳＳより低い電圧からＶＤＤまでの振幅を持った厚い酸化膜を有する高しきい値ＰＭＯＳ遮断スイッチのゲート信号と、ＶＳＳからＶＤＤより高い電圧までの振幅を持った厚い酸化膜を有する高しきい値ＮＭＯＳ遮断スイッチのゲート信号とに変換するレベルシフタと、
ラッチされた前記イネーブル信号とクロックとを論理積するＡＮＤゲートと、
ｎ（整数）ビットデータと、前記イネーブル信号と論理積されたクロックとを受け、前記ロジック部に出力するフリップフロップを具えるレジスタ群と、
前記ＰＭＯＳ遮断スイッチのゲート信号とＮＭＯＳ遮断スイッチのゲート信号とを受け、前記レジスタ群およびロジック部を流れるサブスレッショルド漏れ電流を制御する厚い酸化膜を有する高しきい値遮断スイッチとを具えることを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003197194A JP2005039334A (ja) | 2003-07-15 | 2003-07-15 | サブスレッショルド漏れ電流を抑制する半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003197194A JP2005039334A (ja) | 2003-07-15 | 2003-07-15 | サブスレッショルド漏れ電流を抑制する半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005039334A true JP2005039334A (ja) | 2005-02-10 |
Family
ID=34207420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003197194A Pending JP2005039334A (ja) | 2003-07-15 | 2003-07-15 | サブスレッショルド漏れ電流を抑制する半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005039334A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078892A (ja) * | 2006-09-20 | 2008-04-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及び電子装置 |
| JP2008199517A (ja) * | 2007-02-15 | 2008-08-28 | Kobe Univ | センサネットワークにおける無線トランシーバ用電圧増幅器 |
| US7844923B2 (en) | 2006-10-20 | 2010-11-30 | Panasonic Corporation | Semiconductor integrated circuit designing method, semiconductor integrated circuit device, and electronic device |
| JP2011034545A (ja) * | 2009-07-10 | 2011-02-17 | Fujitsu Ltd | 電圧レギュレータ回路 |
| JP2012039520A (ja) * | 2010-08-10 | 2012-02-23 | Powerchip Technology Corp | 半導体デバイス回路 |
-
2003
- 2003-07-15 JP JP2003197194A patent/JP2005039334A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078892A (ja) * | 2006-09-20 | 2008-04-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及び電子装置 |
| US7844923B2 (en) | 2006-10-20 | 2010-11-30 | Panasonic Corporation | Semiconductor integrated circuit designing method, semiconductor integrated circuit device, and electronic device |
| JP2008199517A (ja) * | 2007-02-15 | 2008-08-28 | Kobe Univ | センサネットワークにおける無線トランシーバ用電圧増幅器 |
| JP2011034545A (ja) * | 2009-07-10 | 2011-02-17 | Fujitsu Ltd | 電圧レギュレータ回路 |
| US8717003B2 (en) | 2009-07-10 | 2014-05-06 | Fujitsu Limited | Voltage regulator circuit including pulse generators |
| JP2012039520A (ja) * | 2010-08-10 | 2012-02-23 | Powerchip Technology Corp | 半導体デバイス回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kim | An area and energy efficient ultra-low voltage level shifter with pass transistor and reduced-swing output buffer in 65-nm CMOS | |
| Wooters et al. | An energy-efficient subthreshold level converter in 130-nm CMOS | |
| Min et al. | Zigzag super cut-off CMOS (ZSCCMOS) block activation with self-adaptive voltage level controller: An alternative to clock-gating scheme in leakage dominant era | |
| US20090066386A1 (en) | Mtcmos flip-flop with retention function | |
| JP2007006463A (ja) | 半導体集積回路装置 | |
| Zhou et al. | A fast and energy-efficient level shifter with wide shifting range from sub-threshold up to I/O voltage | |
| US20110018584A1 (en) | Semiconductor integrated circuit | |
| JP2002507852A (ja) | リーク電流を低減する回路装置 | |
| JP2005039334A (ja) | サブスレッショルド漏れ電流を抑制する半導体回路 | |
| US7420403B2 (en) | Latch circuit and flip-flop | |
| Sharma et al. | Analysis of low power reduction in voltage level shifter | |
| Patel et al. | Comparative analysis of adiabatic logic techniques | |
| Mahmoodi-Meimand et al. | Dual-edge triggered level converting flip-flops | |
| JP4829724B2 (ja) | 発振回路 | |
| JP2006352204A (ja) | 電位検出回路及びそれを備える半導体集積回路 | |
| JP3033719B2 (ja) | 低消費電力半導体集積回路 | |
| Ishwarya et al. | Comparative analysis of various adiabatic logic techniques | |
| Parsa et al. | A new structure of low-power and low-voltage double-edge triggered flip-flop | |
| JP5355661B2 (ja) | 半導体集積回路装置 | |
| Pandey et al. | Implementation of Low-Power Frequency Divider Circuit using GDI Technique | |
| US20090201063A1 (en) | Dynamic semiconductor device | |
| JP2003152528A (ja) | Ｃｍｏｓバッファ回路 | |
| JP4724578B2 (ja) | レベルシフト回路 | |
| JP5355665B2 (ja) | 半導体集積回路装置 | |
| JP2000323979A (ja) | 可逆断熱論理回路及びこれを利用したパイプライン可逆断熱論理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050930 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060228 |