JP2007281756A - 半導体集積回路 - Google Patents
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Abstract
【課題】ゲート回路の待機時に、出力に接続したプルアップトランジスタを流れるゲートリーク電流を低減する半導体集積回路を提供する。
【解決手段】論理部1と、グランドVSSと論理部1との間に接続され、論理部1へ電源電圧を供給するか否かの制御を行う制御信号MTEがゲート電極に入力されるスイッチトランジスタ2と、論理部1の出力端子と電源線VDDとの間に接続され、スイッチトランジスタ2のオン時はオフし、スイッチトランジスタ2のオフ時はオンするプルアップトランジスタ3と、スイッチトランジスタ2のゲート電極とプルアップトランジスタ3のゲート電極との間に接続され、ゲート電極がグランドに接続されているPMOSトランジスタを有するプルアップ制御部4と、を備える。
【選択図】図1
【解決手段】論理部1と、グランドVSSと論理部1との間に接続され、論理部1へ電源電圧を供給するか否かの制御を行う制御信号MTEがゲート電極に入力されるスイッチトランジスタ2と、論理部1の出力端子と電源線VDDとの間に接続され、スイッチトランジスタ2のオン時はオフし、スイッチトランジスタ2のオフ時はオンするプルアップトランジスタ3と、スイッチトランジスタ2のゲート電極とプルアップトランジスタ3のゲート電極との間に接続され、ゲート電極がグランドに接続されているPMOSトランジスタを有するプルアップ制御部4と、を備える。
【選択図】図1
Description
本発明は半導体集積回路に関するものである。
デバイスの微細化に伴い、トランジスタのゲート酸化膜の薄膜化が進んでいる。このゲート酸化膜の薄膜化はゲートリーク電流を増加させ、回路の消費電力の増大を招く。
リーク電流を低減する方法として、マルチスレッショルドCMOS(以下、MT―CMOSと称する)回路が知られている。MT−CMOS回路では、閾値の高いトランジスタと閾値の低いトランジスタを用いる。ゲート回路の論理部は閾値の低いトランジスタで構成する。そして、一または複数のゲート回路の論理部と電源線、接地線との間に閾値の高いスイッチトランジスタを挿入する。スイッチトランジスタのオン、オフはイネーブル信号により制御される。
このような構成にすることにより、動作時は、スイッチトランジスタがオンし、ゲート回路の論理部は電源電圧が供給され高速動作することができる。また、待機時は、スイッチトランジスタがオフすることにより電源線から接地線にいたるリークパスが遮断され、ゲート回路のリーク電流を抑えることができる。
また、MT−CMOS回路と同様の構成で、スイッチトランジスタのゲート酸化膜を厚くしたブーステッドゲートMOS(以下、BGMOSと称する)回路がある。しかし、これらの回路では、全てのゲート回路の論理部が閾値の高いスイッチトランジスタに接続されることになり、素子形成面積の増大を招く虞がある。
リーク電流低減の別の手法として、選択的マルチスレッショルド(Selective−MT、以下単にSMTと称する)回路と呼ばれる回路の提案もなされている。これは、クリティカルパス以外の比較的タイミングに余裕のあるパスには、閾値の高いトランジスタで構成されるゲート回路を用いる。一方、クリティカルパスには、閾値の低いトランジスタで構成される論理部と、閾値が高いトランジスタであって論理部と接地線との間に挿入されたスイッチトランジスタと、閾値が高いトランジスタであって論理部の出力端子と電源線との間に挿入されたプルアップトランジスタによって構成されるゲート回路を用いる。スイッチトランジスタおよびプルアップトランジスタのオン、オフはイネーブル信号により制御される(例えば、特許文献1参照)。
このような構成にすることにより、クリティカルパスのゲート回路は、動作時にはスイッチトランジスタがオン、プルアップトランジスタがオフし、論理部に電源電圧が供給され高速動作できる。また、待機時には、スイッチトランジスタをオフすることでリークパスを遮断しリーク電流を低減でき、さらにプルアップトランジスタがオンすることで回路の出力をハイレベルに固定し、出力が不定値になることを防いでいる。
クリティカルパス以外のパスは閾値の高いトランジスタが用いられているのでリーク電流の低減を図ることができる。また、閾値の低いトランジスタで構成された論理部と閾値の高いスイッチトランジスタ、プルアップトランジスタにより構成されるゲート回路は一部であるため、MT−CMOS回路やBGMOS回路よりも素子形成面積を小さくすることができる。
しかし、上記のような従来のSMT回路では、クリティカルパスのゲート回路の待機時において、プルアップトランジスタはローレベルの信号が入力されることにより高電圧がかかり、リーク電流が流れてしまうという問題を有していた。
特開2002―9242号公報
そこで、本発明はゲート回路の待機時に、プルアップトランジスタに流れるリーク電流を低減する半導体集積回路を提供するものである。
本発明の一態様による半導体集積回路は、複数の第1のトランジスタを有する論理部と、第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、前記論理部の出力端子と第2の基準電圧線との間に接続され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第3のトランジスタと、前記第2のトランジスタのゲート電極と前記第3のトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第1の基準電圧線に接続されている第4のトランジスタと、を備えるものである。
また、本発明の一態様による半導体集積回路は、複数の第1のトランジスタを有する論理部と、接地線と前記論理部の接地線側端子との間にソース・ドレイン電極が接続され、前記論理部へ接地電圧を供給するか否かの制御を行う制御信号がゲート電極に入力されるNMOSトランジスタであるスイッチトランジスタと、前記論理部の出力端子と電源線との間に接続され、前記スイッチトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンするPMOSトランジスタであるプルアップトランジスタと、前記スイッチトランジスタのゲート電極と前記プルアップトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記接地線に接続されているPMOSトランジスタを有するプルアップ制御部と、を備えるものである。
また、本発明の一態様による半導体集積回路は、複数の第1のトランジスタを含む論理部と、第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、前記論理部の出力端子と第2の基準電圧線との間に接続され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第3のトランジスタと、前記第2の基準電圧線と第3の基準電圧線との間に接続され、前記制御信号の反転信号が入力され、出力端子が前記第3のトランジスタのゲート電極に接続されるインバータ回路と、を備えるものである。
また、本発明の一態様による半導体集積回路は、複数の第1のトランジスタを含む論理部と、第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、をそれぞれ有する第1および第2のスイッチ付きゲート回路と、前記第1のスイッチ付きゲート回路の論理部の出力端子と第2の基準電圧線との間にソース・ドレイン電極が接続される第3のトランジスタと、前記第2のトランジスタのゲート電極と前記第3のゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第1の基準電圧線に接続されている第4のトランジスタと、を備え、前記第2のスイッチ付きゲート回路の出力端子と前記第1のスイッチ付きゲート回路の入力端子が接続されているものである。
また、本発明の一態様による半導体集積回路は、複数の第1のトランジスタをそれぞれ有する第1及び第2のゲート回路と、第1の基準電圧線と前記第1及び第2のゲート回路の第1の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記第1及び第2のゲート回路へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、第2の基準電圧線と前記第1のゲート回路の出力端子との間にソース・ドレイン電極が接続され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第3のトランジスタと、前記第2の基準電圧線と前記第2のゲート回路の出力端子との間にソース・ドレイン電極が接続され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第4のトランジスタと、前記第2のトランジスタのゲート電極と前記第3及び第4のトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第1の基準電圧線に接続されている第5のトランジスタと、を備えるものである。
本発明によれば、ゲート回路の待機時にプルアップトランジスタを流れるリーク電流を低減することができる。
以下、本発明にかかる半導体集積回路の実施の形態を図面に基づいて説明する。
(第1の実施形態)図1に本発明の第1の実施形態に係る半導体集積回路のSMTゲート回路の回路構成を示す。SMTゲート回路は、論理部1、スイッチトランジスタ2、プルアップトランジスタ3、プルアップ制御部4を備える。
論理部1は閾値の低いトランジスタで構成される。スイッチトランジスタ2は論理部1とグランドVSS間に設けられ、ゲート電極に入力されるMTイネーブル信号MTEでオン・オフ制御されるNMOSトランジスタである。プルアップトランジスタ3はスイッチトランジスタ2がオフした時にオンして論理部1の出力をハイレベルに固定し、出力論理が不定にならないようにするPMOSトランジスタである。スイッチトランジスタ2、プルアップトランジスタ3の閾値は論理部1を構成するトランジスタの閾値よりも高い。なお、論理部1の信号入力端子及び電源線との接続端子は図示していない。
プルアップ制御部4はゲート入力を接地電位VSSに固定したPMOSトランジスタを有し、このプルアップ制御部4にMTイネーブル信号MTEが入力され、その出力MTEVがプルアップトランジスタ3のゲート電極に入力されている。
スイッチトランジスタ2のゲート電極にハイレベルのMTイネーブル信号MTEが入力されると、スイッチトランジスタ2がオンし、論理部1に接地電圧VSSが供給されて論理部1が動作状態になる。このとき、プルアップトランジスタ3はオフしているため、論理部1の出力OUT1が出力端子(図示しない)から出力される。
一方、スイッチトランジスタ2のゲート電極にローレベルのMTイネーブル信号MTEが入力されると、スイッチトランジスタ2はオフし、論理部1のリークパスが遮断され、論理部1は待機状態になる。ローレベルのMTイネーブル信号MTEが入力されたプルアップ制御部4は、出力MTEVがローレベルよりも高電位になる。この出力MTEVはローレベルよりも高電位であるが、閾値Vth3のプルアップトランジスタ3をオンできる程度(VSS<MTEV<VDD−|Vth3|)である。このため、出力MTEVがゲート電極に入力されたプルアップトランジスタ3はオンし、論理部1の出力OUT1をハイレベルに固定し、出力論理が不定にならないようにする。
トランジスタを流れるゲートリーク電流は、ゲート電極にかかる電圧の増加に対して指数関数で増加することが知られている。プルアップトランジスタ3のゲート電極にかかる電圧は、ローレベルのMTイネーブル信号MTEがゲート電極に入力する場合よりも、プルアップ制御部4により高くなった電位の分だけ高くなる。従って、プルアップトランジスタを流れるゲートリーク電流を低減することができる。
図2〜4は図1における論理部1をそれぞれインバータ、NAND、バッファとした場合の回路構成及びローレベルのMTイネーブル信号MTEがスイッチトランジスタ2のゲート電極に入力され、スイッチトランジスタ2がオフし、論理部1が待機状態となった時の各トランジスタの出力レベルを表したものである。インバータはPMOSトランジスタ21、NMOSトランジスタ22を備える。NANDはPMOSトランジスタ23、24、NMOSトランジスタ25、26を備える。バッファはPMOSトランジスタ27、28、NMOSトランジスタ29、30を備える。A、Bはインバータ、NAND、バッファの入力である。ここで、接地電位VSS=L<L′≪H″<H′<H=電源電位VDDとする。例えばAがハイレベル(H)の時、論理部1の各トランジスタの閾値電圧をVth1とすると、H′=H−Vth1である。H″はH′よりやや低い値であり、時間とともにほぼ同等の値になる。
ローレベルのMTイネーブル信号MTEが入力されたプルアップ制御部4の出力レベルはL′となり、これがプルアップトランジスタ3のゲート電極に入力される。このL′は閾値電圧Vth3のプルアップトランジスタ3をオンできる程度(L<L′<VDD−|Vth3|)である。従って、プルアップトランジスタ3はオンし、論理部1の出力がハイレベル(H)に固定され、出力論理が不定にならない。このとき、プルアップトランジスタ3のゲート電極にかかる電圧は、ローレベル(L)のMTイネーブル信号MTEが入力される場合よりも、L′−Lの分だけ高くなり、プルアップトランジスタ3のゲートリーク電流が抑制される。
このように、第1の実施形態における半導体集積回路により、ゲート回路の待機時にプルアップトランジスタを流れるゲートリーク電流を抑制できる。
なお、論理部1はインバータ、NAND、バッファに限らず、他の論理回路で構成してもよい。
また、図5に上記第1の実施形態の変形例による半導体集積回路のSMTゲート回路の回路構成を示す。SMTゲート回路は論理部1、スイッチトランジスタ5、プルダウントランジスタ6およびプルダウン制御部7を備える。
論理部1は閾値の低いトランジスタで構成される。スイッチトランジスタ5は論理部1と電源VDD間に設けられ、ゲート電極に入力されるMTイネーブル信号MTEでオン・オフ制御されるPMOSトランジスタである。プルダウントランジスタ6はスイッチトランジスタ5がオフした時にオンして論理部1の出力をローレベルに固定し、出力論理が不定にならないようにするNMOSトランジスタである。スイッチトランジスタ5、プルダウントランジスタ6の閾値は論理部1を構成するトランジスタの閾値よりも高い。
プルダウン制御部7はゲート入力を電源電位に固定したNMOSトランジスタを有し、このプルダウン制御部7にMTイネーブル信号MTEが入力され、その出力MTEVがプルダウントランジスタ6のゲート電極に入力される。
スイッチトランジスタ5のゲート電極にローレベルのMTイネーブル信号MTEが入力されるとスイッチトランジスタ5がオンし、論理部1に電源電圧が供給され論理部1が動作状態になる。このとき、プルダウントランジスタ6はオフしているため、論理部1の出力OUT2が出力端子(図示しない)から出力される。
一方、スイッチトランジスタ5のゲート電極にハイレベルのMTイネーブル信号MTEが入力されるとスイッチトランジスタ5はオフし、論理部1のリークパスが遮断され、論理部1は待機状態になる。ハイレベルのMTイネーブル信号MTEが入力されたプルダウン制御部7は、出力MTEVがハイレベルよりも低電位になる。この出力MTEVはハイレベルよりも低電位であるが、閾値Vth6のプルダウントランジスタ6をオンできる程度(Vth6<MTEV<VDD)である。このため、出力MTEVがゲート電極に入力されたプルダウントランジスタ6はオンし、論理部1の出力OUT2をローレベルに固定し、出力論理が不定にならないようにする。
プルダウントランジスタ6のゲート電極にかかる電圧は、ハイレベルのMTイネーブル信号MTEがゲート電極に入力する場合よりも、プルダウン制御部7により低くなった電位の分だけ低くなる。従って、プルダウントランジスタ6を流れるゲートリーク電流を低減することができる。
このような構成にすることにより、ゲート回路の待機時にプルダウントランジスタを流れるゲートリーク電流を抑制することができる。
(第2の実施形態)図6に本発明の第2の実施形態に係る半導体集積回路のSMTゲート回路の回路構成を示す。SMTゲート回路は、論理部1、スイッチトランジスタ2、プルアップトランジスタ3、プルアップ制御部4を備える。
論理部1は閾値の低いトランジスタで構成される。スイッチトランジスタ2は論理部1とグランドVSS間に設けられ、ゲート電極に入力されるMTイネーブル信号MTEでオン・オフ制御されるNMOSトランジスタである。プルアップトランジスタ3はスイッチトランジスタ2がオフした時にオンして論理部1の出力をハイレベルに固定し、出力論理が不定にならないようにするPMOSトランジスタである。スイッチトランジスタ2、プルアップトランジスタ3の閾値は論理部1を構成するトランジスタの閾値よりも高い。
プルアップ制御部4は電源線VDDと基準電圧線VSSVとの間に設けられたインバータ回路を有し、MTイネーブル信号MTEの反転信号が入力され、出力MTEVがプルアップトランジスタ3のゲート電極に入力される。VSSVは接地電位VSSより高く、閾値Vth3のプルアップトランジスタ3をオンすることができる程度の電位(VSS<VSSV<VDD−|Vth3|)である。この基準電圧線VSSVはグランドとは別に新たに設ける。
スイッチトランジスタ2のゲート電極にハイレベルのMTイネーブル信号MTEが入力されると、スイッチトランジスタ2がオンし、論理部1に接地電圧が供給され論理部1は動作状態になる。このとき、プルアップ制御部4にはローレベルの信号が入力され、PMOSトランジスタ8がオン、NMOSトランジスタ9がオフし、出力MTEVはハイレベルとなる。これがプルアップトランジスタ3のゲート電極に入力され、プルアップトランジスタ3はオフし、論理部1の出力OUT3が出力端子(図示しない)から出力される。
一方、スイッチトランジスタ2のゲート電極にローレベルのMTイネーブル信号MTEが入力されると、スイッチトランジスタ2はオフし、論理部1のリークパスが遮断され、論理部1は待機状態になる。プルアップ制御部4にはハイレベルの信号が入力され、PMOSトランジスタ8がオフ、NMOSトランジスタ9がオンし、出力MTEVはVSSVとなる。これがプルアップトランジスタ3のゲート電極に入力され、プルアップトランジスタ3はオンし、論理部1の出力OUT3をハイレベルに固定し、出力論理が不定にならないようにする。
ここで、プルアップトランジスタ3のゲート電極にかかる電圧は、ローレベルのMTイネーブル信号MTEがゲート電極に入力される場合よりも、プルアップ制御部4により高くなった電位の分だけ高くなり、ゲートリーク電流を抑制することができる。
第1の実施形態と比べてプルアップ制御部におけるトランジスタ数は多くなる。しかし、第1の実施形態では、待機時においてプルアップトランジスタ3のゲート電極に入力される電位はプルアップ制御部4のPMOSトランジスタのデバイス特性に依存するため、製造プロセスの変動により影響を受ける。これに対し、本実施形態ではトランジスタのデバイス特性に依存せず、VSSVにより決定されるため、プルアップ制御部4の出力MTEVは安定する。
図7は論理部1をNAND回路とし、ローレベル(L)のMTイネーブル信号MTEがスイッチトランジスタ2のゲート電極に入力され、スイッチトランジスタ2がオフし、論理部1が待機状態となった時の各トランジスタの出力レベルを示した図である。ここで、接地電位VSS=L<L′=VSSV≪H″<H′<H=電源電位VDDとする。L′は閾値電圧Vth3のプルアップトランジスタ3をオンできる程度(L<L′<VDD−|Vth3|)である。プルアップ制御部4にはハイレベルの信号が入力されるので、出力電位はL′となる。これがプルアップトランジスタ3のゲート電極に入力され、プルアップトランジスタ3はオンし、論理部1の出力がハイレベル(H)に固定され、出力論理が不定にならない。このとき、プルアップトランジスタ3のゲート電極にかかる電圧は、ローレベル(L)のMTイネーブル信号MTEがゲート電極に入力される場合と比較し、L′−Lの分だけ高くなる。従って、プルアップトランジスタ3のゲートリーク電流を抑制することができる。
このように、第2の実施形態における半導体集積回路により、ゲート回路の待機時にプルアップトランジスタを流れるゲートリーク電流を抑制できる。
また、図8に上記第2の実施形態の変形例による半導体集積回路のSMTゲート回路の回路構成を示す。SMTゲート回路は論理部1、スイッチトランジスタ5、プルダウントランジスタ6、プルダウン制御部7を備える。
論理部1は閾値の低いトランジスタで構成される。スイッチトランジスタ5は論理部1と電源VDD間に設けられ、ゲート電極に入力されるMTイネーブル信号MTEでオン・オフ制御されるPMOSトランジスタである。プルダウントランジスタ6はスイッチトランジスタ5がオフした時にオンして論理部1の出力をローレベルに固定し、出力論理が不定にならないようにするNMOSトランジスタである。スイッチトランジスタ5、プルダウントランジスタ6の閾値は論理部1を構成するトランジスタの閾値よりも高い。
プルダウン制御部7はグランドVSSと基準電圧線VDDVとの間に設けられたインバータ回路を有し、MTイネーブル信号MTEの反転信号が入力され、出力MTEVがプルダウントランジスタ6のゲート電極に入力される。VDDVは電源電位VDDより低く、閾値電圧Vth6のプルダウントランジスタ6をオンすることができる程度の電位(Vth6<VDDV<VDD)である。この基準電圧線VDDVは電源線とは別に新たに設ける。
スイッチトランジスタ5のゲート電極にローレベルのMTイネーブル信号MTEが入力されると、スイッチトランジスタ5がオンし、論理部1に電源電圧が供給され論理部1は動作状態になる。このとき、プルダウントランジスタ6はオフしているため、論理部1の出力OUT4が出力端子(図示しない)から出力される。
一方、スイッチトランジスタ5のゲート電極にハイレベルのMTイネーブル信号MTEが入力されると、スイッチトランジスタ5はオフし、論理部1のリークパスが遮断され、論理部1は待機状態になる。プルダウン制御部7にはローレベルの信号が入力され、出力MTEVはVDDVとなる。これがプルダウントランジスタ6のゲート電極に入力され、プルダウントランジスタ6はオンし、論理部1の出力をローレベルに固定し、出力論理が不定にならないようにする。
ここで、プルダウントランジスタ6のゲート電極にかかる電圧は、ハイレベルのMTイネーブル信号MTEがゲート電極に入力する場合よりも、プルダウン制御部7により低くなった電位の分だけ低くなる。従って、プルダウントランジスタ6を流れるゲートリーク電流を低減することができる。
このような構成にすることにより、ゲート回路の待機時にプルダウントランジスタを流れるゲートリーク電流を抑制することができる。
(第3の実施形態)図9に本発明の第3の実施形態に係る半導体集積回路の回路構成の一例を示す。本実施形態では、SMTゲート回路には第1または第2の実施形態で説明したSMTゲート回路を用いる。SMTゲート回路11〜13はそれぞれ、論理部への接地電圧の供給の切り替えを行うスイッチトランジスタ2a〜2cを有する。スイッチトランジスタ2a〜2cはMTイネーブル信号MTEによりオン・オフ制御される。
ここで、SMTゲート回路12のように出力がSMTゲート回路にしか入力されないSMTゲート回路には出力にプルアップトランジスタを設けない。出力が、スイッチトランジスタを有さないゲート回路14へ入力されるSMTゲート回路11にはプルアップトランジスタ3aを設ける。SMTゲート回路13の出力にもプルアップトランジスタ3bを設ける。
ローレベルのMTイネーブル信号MTEがスイッチトランジスタ2a〜2cのゲート電極へ入力されると、スイッチトランジスタ2a〜2cはオフし、SMTゲート回路11〜13のそれぞれの論理部は待機状態になる。ローレベルのMTイネーブル信号MTEが入力されるプルアップ制御部4の出力MTEVは、ローレベルより高電位となる。この出力MTEVはローレベルより高電位であるが、閾値電圧Vth3のプルアップトランジスタ3a、3bをオンできる程度(VSS<MTEV<VDD−|Vth3|)である。このため、出力MTEVがゲート電極に入力されるプルアップトランジスタ3a、3bはオンし、論理部の出力OUT5、OUT6をハイレベルに固定し、出力論理が不定にならないようにする。プルアップトランジスタ3a、3bのゲート電極にかかる電圧は、ローレベルのMTイネーブル信号MTEが入力する場合よりも、プルアップ制御部4により高くなった電位の分だけ高くなる。従って、プルアップトランジスタ3a、3bを流れるゲートリーク電流を抑制することができる。
ここで、出力にプルアップトランジスタが設けられていないSMTゲート回路12の出力論理は不定となる。しかし、このSMTゲート回路12の出力は、スイッチトランジスタ2cによりリークパスが遮断されたSMTゲート回路13に入力されるため、リーク電流増大の問題は起きない。また、プルアップトランジスタの数を必要最小限にすることができ、レイアウト面積の増大を抑えることができる。
このように、第3の実施形態における半導体集積回路により、ゲート回路の待機時にプルアップトランジスタを流れるゲートリーク電流を抑制でき、さらに、プルアップトランジスタの数を減らすことができる。
(第4の実施形態)図10に本発明の第4の実施形態に係る半導体集積回路の回路構成の一例を示す。これは、図9に示す半導体集積回路におけるSMTゲート回路11〜13の各スイッチトランジスタ2a〜2cを1個のスイッチトランジスタ2dに共通化したものである。
スイッチトランジスタ2dのゲート電極にローレベルのMTイネーブル信号MTEが入力されると、スイッチトランジスタ2dはオフし、SMTゲート回路11〜13のリークパスが遮断され、各々の論理部は待機状態となる。SMTゲート回路11、13の出力に接続されているプルアップトランジスタ3a、3bのゲート電極には、ローレベルよりも高電位かつプルアップトランジスタ3a、3bの閾値電圧よりも低いプルアップ制御部4の出力MTEVが入力される。プルアップトランジスタ3a、3bはオンし、論理部の出力OUT5、OUT6をハイレベルに固定し、出力論理が不定にならないようにする。
プルアップトランジスタ3a、3bのゲート電極にローレベルのMTイネーブル信号MTEが入力されるときよりも、ゲート電極にかかる電圧はプルアップ制御部4により高くなった電位の分だけ高くなるので、プルアップトランジスタ3a、3bのゲートリーク電流を抑制することができる。また、複数のSMTゲート回路のスイッチトランジスタを共通化したので、図9に示された上記第3の実施形態における半導体集積回路と比較し、スイッチトランジスタの数を削減できるため、レイアウト面積の増大を招くことがなく、また、回路の構造を簡潔にすることができる。
このように、第4の実施形態における半導体集積回路により、ゲート回路の待機時にプルアップトランジスタを流れるゲートリーク電流を抑制でき、さらに、プルアップトランジスタ及びスイッチトランジスタの数を減らすことができる。
上記第3、第4の実施形態においては、クリティカルパス上のゲート回路11〜13を上記第1または第2の実施形態で説明したSMTゲート回路で構成し、非クリティカルパス上のゲート回路14を前記SMTゲート回路を構成するトランジスタよりゲート酸化膜厚が厚いトランジスタまたはゲート酸化膜に高誘電率ゲート絶縁膜を用いたトランジスタで構成するようにしてもよい。
ゲートリーク電流はゲート酸化膜が薄くなることにより絶縁性が損なわれて、量子トンネル効果によって絶縁膜を透過して流れる電流である。従って、ゲートリーク電流を低減させるにはゲート酸化膜に厚みをつけることが有効であり、ゲート酸化膜を厚くする、もしくはゲート酸化膜に高誘電率な素材を用いることでゲートリーク電流を抑えることができる。
従って、上記第1または第2の実施形態で説明したSMTゲート回路を用いることでクリティカルパス上のゲート回路11〜13におけるゲートリーク電流およびプルアップトランジスタ3a、3bのゲートリーク電流を低減できる。また、非クリティカルパス上のゲート回路14をゲート酸化膜厚の厚いトランジスタまたはゲート酸化膜に高誘電率ゲート絶縁膜を用いたトランジスタで構成することで、非クリティカルパス上のゲート回路におけるゲートリーク電流を低減できる。実際の回路では非クリティカルパスの方が多いため、このような構成にすることで、リーク電流低減効果を高めることができる。
(第5の実施形態)図11に本発明の第5の実施形態に係る半導体集積回路の回路構成を示す。半導体集積回路は、回路ブロック15、スイッチトランジスタ16、17、プルアップ制御部4、プルアップトランジスタ3c〜3eを備える。プルアップトランジスタ3c〜3eは回路ブロック15の複数の出力OUT7〜OUT9にそれぞれ設けられている。
スイッチトランジスタ16は、回路ブロック15とグランドとの間に接続され、ゲート電極に入力されるMTイネーブル信号MTEにより回路ブロック15への接地電圧VSSの供給が制御される。スイッチトランジスタ17は、回路ブロック15と電源線との間に接続され、ゲート電極に入力されるMTイネーブル信号MTEの反転信号により回路ブロック15への電源電圧VDDの供給が制御される。プルアップ制御部4はゲート電極が接地電位に固定され、MTイネーブル信号MTEが入力し、その出力MTEVがプルアップトランジスタ3c〜3eのゲート電極に入力されるPMOSトランジスタを有する。
スイッチトランジスタ16のゲート電極にローレベルのMTイネーブル信号MTEが入力され、スイッチトランジスタ17のゲート電極にそのMTイネーブル信号MTEの反転信号が入力されると、スイッチトランジスタ16、17はいずれもオフし、電源線から接地線にいたるリークパスが遮断され、回路ブロック15は待機状態になる。プルアップ制御部4にはローレベルのMTイネーブル信号MTEが入力され、出力MTEVはローレベルより高電位となる。この出力MTEVはローレベルより高電位で閾値電圧Vth3のプルアップトランジスタ3c〜3eをオンできる程度(VCC<MTEV<VDD−|Vth3|)である。
この出力MTEVがプルアップトランジスタ3c〜3eのゲート電極に入力され、プルアップトランジスタ3c〜3eはオンする。これにより回路ブロック15の複数の出力OUT7〜OUT9はそれぞれハイレベルに固定され、出力論理が不定にならない。プルアップトランジスタ3c〜3eのゲート電極にかかる電圧は、ローレベルのMTイネーブル信号MTEが入力される場合と比較し、プルアップ制御部4によって高くなった電位の分だけ高くなる。従って、待機時におけるプルアップトランジスタのゲートリーク電流を抑えることが出来る。
このように、第5の実施形態における半導体集積回路により、ゲート回路の待機時にプルアップトランジスタを流れるゲートリーク電流を抑制できる。
回路ブロック15の出力は3つに限定されるものでなく、2つ又は4つ以上でもよい。また、プルアップトランジスタをプルダウントランジスタに、プルアップ制御部をゲート電極が電源線に接続されたNMOSトランジスタを有するプルダウン制御部にするような構成にしてもよい。また、スイッチトランジスタはどちらか片方だけでもよく、スイッチトランジスタ16だけの時はプルアップトランジスタとプルアップ制御部を用いる構成にし、スイッチトランジスタ17だけの時はプルダウントランジスタとプルダウン制御部を用いる構成にする。
1 論理部
2 スイッチトランジスタ
3 プルアップトランジスタ
4 プルアップ制御部
5 スイッチトランジスタ
6 プルダウントランジスタ
7 プルダウン制御部
15 回路ブロック
2 スイッチトランジスタ
3 プルアップトランジスタ
4 プルアップ制御部
5 スイッチトランジスタ
6 プルダウントランジスタ
7 プルダウン制御部
15 回路ブロック
Claims (5)
- 複数の第1のトランジスタを有する論理部と、
第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、
前記論理部の出力端子と第2の基準電圧線との間に接続され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第3のトランジスタと、
前記第2のトランジスタのゲート電極と前記第3のトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第1の基準電圧線に接続されている第4のトランジスタと、
を備えることを特徴とする半導体集積回路。 - 複数の第1のトランジスタを有する論理部と、
接地線と前記論理部の接地線側端子との間にソース・ドレイン電極が接続され、前記論理部へ接地電圧を供給するか否かの制御を行う制御信号がゲート電極に入力されるNMOSトランジスタであるスイッチトランジスタと、
前記論理部の出力端子と電源線との間に接続され、前記スイッチトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンするPMOSトランジスタであるプルアップトランジスタと、
前記スイッチトランジスタのゲート電極と前記プルアップトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記接地線に接続されているPMOSトランジスタを有するプルアップ制御部と、
を備えることを特徴とする半導体集積回路。 - 複数の第1のトランジスタを含む論理部と、
第1の基準電圧線と前記論理部の第1の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタと、
前記論理部の出力端子と第2の基準電圧線との間に接続され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第3のトランジスタと、
前記第2の基準電圧線と第3の基準電圧線との間に接続され、前記制御信号の反転信号が入力され、出力端子が前記第3のトランジスタのゲート電極に接続されるインバータ回路と、
を備えることを特徴とする半導体集積回路。 - 複数の第1のトランジスタを含む論理部(12、13)と、
第1の基準電圧線(VSS)と前記論理部の第1の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタ(2b、2c)と、
をそれぞれ有する第1(13)および第2(12)のスイッチ付きゲート回路と、
前記第1のスイッチ付きゲート回路(13)の論理部の出力端子と第2の基準電圧線(VDD)との間にソース・ドレイン電極が接続される第3のトランジスタ(3b)と、
前記第2のトランジスタ(2b、2c)のゲート電極と前記第3のトランジスタ(3b)のゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第1の基準電圧線(VSS)に接続されている第4のトランジスタ(4)と、
を備え、
前記第2のスイッチ付きゲート回路(12)の出力端子と前記第1のスイッチ付きゲート回路(13)の入力端子が接続されていることを特徴とする半導体集積回路。 - 複数の第1のトランジスタをそれぞれ有する第1(11)及び第2(13)のゲート回路と、
第1の基準電圧線(VSS)と前記第1及び第2のゲート回路の第1の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記第1及び第2のゲート回路へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第2のトランジスタ(2d)と、
第2の基準電圧線(VDD)と前記第1のゲート回路の出力端子との間にソース・ドレイン電極が接続され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第3のトランジスタ(3a)と、
前記第2の基準電圧線(VDD)と前記第2のゲート回路の出力端子との間にソース・ドレイン電極が接続され、前記第2のトランジスタのオン時はオフし、前記第2のトランジスタのオフ時はオンする第4のトランジスタ(3b)と、
前記第2のトランジスタのゲート電極と前記第3及び第4のトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第1の基準電圧線に接続されている第5のトランジスタ(4)と、
を備えることを特徴とする半導体集積回路。
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