JP2009022054A

JP2009022054A - 出力回路およびチップ

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Publication number: JP2009022054A
Application number: JP2008269125A
Authority: JP
Inventors: Abdual Kashmiri; カシュミリアブドゥール; Mahmud Assar; アサールマハムド
Original assignee: Cirrus Logic Inc
Current assignee: Cirrus Logic Inc
Priority date: 1996-12-20
Filing date: 2008-10-17
Publication date: 2009-01-29
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Abstract

【課題】相対的に低い電圧レベルのプロセスにより製造されたチップから相対的に高い電圧レベルの出力信号を生成する出力回路を提供すること。
【解決手段】制御信号論理回路と、疑似グラウンド発生回路と、出力信号発生回路とを備えた構成である。制御信号論理回路は、チップの内部論理回路から３ボルトのデータ信号を受け取り、これらの３ボルトデータ信号の関数として制御信号を生成する。疑似グラウンド発生回路は、制御信号論理回路に結合されており、制御信号論理回路により生成された制御信号の関数として、ゼロボルトを上回る疑似グラウンドと、中間出力信号とを発生する。出力信号発生回路は、疑似グラウンド発生回路に結合されており、疑似グラウンド発生回路により発生された中間出力信号の関数として、５ボルトの出力信号を発生する。疑似グラウンドを生成した結果、出力回路内の半導体装置が曝される電圧差は、常に５ボルト未満になる。
【選択図】図３

Description

本発明は、電子回路の分野に関する。具体的には、本発明は、チップからの出力信号を駆動する出力回路に関する。

コンピュータ、電子機器、自動車のようなさまざまな装置においてあらゆる手法で用いられている電子回路を搭載するチップは、異なるさまざまなプロセスにより製造可能である。例えば、チップは、５ボルトプロセスでも製造可能であるし、３ボルトプロセスでも製造可能である。一般的にいうと、５ボルトプロセスで製造されたチップの電子装置（例えば、トランジスタ）は、３ボルトプロセスで製造されたチップの電子装置よりも、その層の厚さが大きくなる。また、これらのプロセスに差をつけるために、異なる絶縁性材料を用いることも可能である。３ボルトプロセスでは、５ボルトプロセスの場合に比べて、集積度がより高くなることになる。なぜなら、各種装置の寸法（厚さを含む）が小さくなりうるからである。

チップの製造にある特定のプロセスが用いられると、通常は、その特定のプロセスが、チップの使用法を決定することになる。例えば、５ボルトプロセスにより製造されたチップは、０ボルトおよび５ボルトの論理電圧レベルで動作することになる。同様に、３ボルトプロセスにより製造されたチップは、０ボルトおよび３ボルトの論理電圧レベルで動作することになる。チップ上の装置、例えば、ＣＭＯＳ（相補形金属酸化膜半導体）技術により実施されたＰチャネルトランジスタにとって、このことは、そのチップが５ボルトプロセスにより製造されたか、あるいは３ボルトプロセスにより製造されたかによって、ゲート−基板間の酸化物層内で５ボルトまたは３ボルトの電圧差に曝されることを意味している。

５ボルトプロセスで製造された装置の酸化物層が５ボルトに曝されるとき（または３ボルトプロセスで製造された装置の酸化物層が３ボルトに曝されるとき）、そのような装置は、通常、チップについて期待されている寿命の間、信頼性高く動作することになる。しかし、３ボルトプロセスで製造された装置の酸化物層が５ボルトの電圧差に曝されると、この装置の酸化物層の劣化が早くなる。すると、チップ内の装置は、そのチップについて期待されている寿命よりもずっと早く故障してしまう。例えば、通常、５年の寿命が期待されている、３ボルトプロセスにより製造されたチップでも、もし５ボルトの電圧差に曝される装置を有していると、そのようなチップは、わずか２年で故障してしまうことがある。よって、このような状況に置かれると、このような３ボルトチップの信頼性は疑わしいものになる。

とはいうものの、３ボルトプロセスで製造されたものでありながら、５ボルトの出力信号を供給可能なチップによれば、いくつもの利点が得られる。チップ製造分野での現在の傾向としては、より高い集積度が可能であり、電力消費をより低く抑えることが可能であり、しかもチップのコストを下げることも可能であることを考慮して、３ボルトプロセスチップを製造するのが主流である。しかし、０ボルトおよび５ボルトの論理電圧レベルを使用するチップおよびその他の装置も依然として多数存在している。よって、５ボルトプロセスで製造されたチップとインタフェースすることができる３ボルトプロセスチップを提供するのが望ましい。このようなインタフェース実現（５ボルトの出力信号を生成すること）の障害になっているのは、３ボルトプロセスチップにおける装置の酸化物層は、５ボルトの電圧がその酸化物層に印加されると、劣化が早いということである。このように劣化が早いので、装置がチップについて期待されている予想寿命よりも早く故障してしまい、その結果、チップの信頼性を低くしているのである。

本発明は、上記課題を解決するためになされたものであり、その目的とするところは、より低い電圧レベルのプロセスにより製造されたチップからより高い電圧レベルの出力信号を生成する出力回路を提供することと、そのような出力回路を備えたチップを提供することとにある。

本発明によるＭ電圧レベルのプロセスにより製造されたチップからＮ電圧レベルの（ここで、Ｍ＜Ｎである）出力信号を生成する出力回路は、該チップから該Ｎ電圧レベルの出力信号として発生されるべきＭ電圧レベルのデータ信号を受け取り、該受け取ったデータ信号の関数として複数の制御信号を生成する、制御信号論理回路と、該制御信号論理回路に結合された疑似グラウンド発生回路であって、該制御信号論理回路により生成された該複数の制御信号の関数として、ゼロボルトを上回る疑似グラウンドおよび中間出力信号を発生する、疑似グラウンド発生回路と、該疑似グラウンド発生回路に結合された出力信号発生回路であって、該疑似グラウンド発生回路により発生された該中間出力信号の関数として、該Ｎ電圧レベルの出力信号を発生する、出力信号発生回路と、を備えており、そのことにより上記目的が達成される。

前記疑似グラウンド発生回路および前記出力信号発生回路は複数の半導体装置を含んでおり、該複数の半導体装置にかかる電圧差がいかなる時もＮボルト未満であってもよい。

前記疑似グラウンド発生回路の前記複数の半導体装置の１つは、前記疑似グラウンドとグラウンドとの間に結合された第１トランジスタであり、該第１トランジスタは、該疑似グラウンドよりも高い電圧で飽和してもよい。

前記出力信号発生回路は、第１トランジスタおよび第２トランジスタであって、そのドレインは互いに結合されており、そのゲートは互いに結合され、かつ前記疑似グラウンド発生回路にも結合されていることにより、前記中間出力信号を受け取る、第１トランジスタおよび第２トランジスタと、そのゲートが、該第１トランジスタおよび該第２トランジスタの該ドレインに結合されている、第３トランジスタと、そのゲートは前記制御信号論理回路に結合されており、そのドレインは該第３トランジスタのドレインに結合されている、第４トランジスタと、を備えている、出力回路であって、前記Ｎ電圧レベルの出力信号が、該第３トランジスタおよび該第４トランジスタのドレインにおいて発生されてもよい。

前記疑似グラウンド発生回路に結合されたＭボルトイネーブル回路をさらに備えている出力回路であって、該Ｍボルトイネーブル回路が、該疑似グラウンド発生回路にゼロの電圧レベルおよびＭ電圧レベルにおいて前記中間出力信号を生成させ、かつ前記疑似グラウンドを実際のグラウンドに置き換えることによって、該出力回路がＭ電圧レベルの出力信号を選択的に発生できるようにしてもよい。

上記電圧レベルは、Ｍが３であり、Ｎが５であってもよい。

また、本発明によるＭボルトプロセスで製造されたチップは、Ｍボルトのデータ出力信号を発生する、内部論理回路と、該チップの出力信号が生成される、出力接続部と、該内部論理回路と該出力接続部との間に結合された出力回路であって、該Ｍボルトのデータ出力信号を受け取ってＮボルトのデータ出力信号を発生し、複数の半導体装置を有しており、該複数の半導体装置のそれぞれにかかる電圧差が、いかなる時にもＮボルト未満である、出力回路とを備えており、そのことにより上記目的が達成される。

前記出力回路は、前記Ｍボルトのデータ出力信号を受け取り、該受け取ったＭボルトのデータ出力信号の関数として複数の制御信号を生成する、制御信号論理回路と、該制御信号論理回路に結合された疑似グラウンド発生回路であって、該制御信号論理回路により生成された該複数の制御信号の関数として、ゼロボルトを上回る疑似グラウンドおよび中間出力信号を発生する、疑似グラウンド発生回路と、該疑似グラウンド発生回路に結合された出力信号発生回路であって、該疑似グラウンド発生回路により発生された該中間出力信号の関数として、該Ｎボルトのデータ出力信号を発生する、出力信号発生回路とを備えていてもよい。

前記疑似グラウンド発生回路は、前記出力回路の前記複数の半導体装置の１つを備えており、該半導体装置が、前記疑似グラウンドとグラウンドとの間に結合された第１トランジスタであり、該第１トランジスタが、該疑似グラウンドよりも高い電圧で飽和してもよい。

前記疑似グラウンド発生回路は、そのドレインにおいて漏れ電流を発生する第２および第３トランジスタと、前記疑似グラウンドと該第２トランジスタとの間に結合された第４トランジスタと、該疑似グラウンドと該第３トランジスタとの間に結合された第５トランジスタと、該第４トランジスタに結合された第６トランジスタと、該第５トランジスタに結合された第７トランジスタと、をさらに含んでいるチップであって、該第２、該第４および該第１トランジスタが、前記制御信号論理回路からの前記複数の制御信号中の第１制御信号に応答して、グラウンドへの第１経路を形成し、該第３、該第５および該第１トランジスタが、該複数の制御信号中の第２制御信号に応答して、グラウンドへの第２経路を形成し、前記中間出力信号が、該第２トランジスタと該第４トランジスタとの間の接続点で発生されてもよい。

前記出力信号発生回路は、第１トランジスタおよび第２トランジスタであって、そのドレインは互いに結合されており、そのゲートは互いに結合され、かつ前記疑似グラウンド発生回路にも結合されていることにより、前記中間出力信号を受け取る、第１トランジスタおよび第２トランジスタと、そのゲートが、該第１トランジスタおよび該第２トランジスタの該ドレインに結合されている、第３トランジスタと、そのゲートは前記制御信号論理回路に結合されており、そのドレインは該第３トランジスタのドレインに結合されている、第４トランジスタと、を備えているチップであって、前記Ｎ電圧レベルの出力信号が、該第３トランジスタおよび該第４トランジスタのドレインにおいて発生されてもよい。

前記疑似グラウンド発生回路に結合されたＭボルトイネーブル回路をさらに備えているチップであって、該Ｍボルトイネーブル回路が、該疑似グラウンド発生回路にゼロの電圧レベルおよびＭ電圧レベルにおいて前記中間出力信号を生成させ、かつ前記疑似グラウンドを実際のグラウンドに置き換えることによって、前記出力回路がＭボルトのデータ出力信号を選択的に発生できてもよい。

以下に作用を説明する。

より高い電圧のプロセスで製造されたチップとインタフェースすることができながら、より高い電圧に曝されても、そこに含まれる装置が早期に劣化することのない、より低い電圧のプロセスで製造されたチップがいま必要とされている。

このような目的およびその他の目的は、Ｍ電圧レベルのプロセスで製造されたチップから、Ｎ電圧レベルの（ここで、Ｍ＜Ｎである）出力信号を生成する出力回路を提供する本発明により達成される。この出力回路は、チップからＮ電圧レベルの出力信号として発生されるべきＭ電圧レベルのデータ信号を受け取り、受け取ったデータ信号の関数として制御信号を生成する、制御信号論理回路を備えている。疑似グラウンド発生回路は、制御信号論理回路に結合されている。疑似グラウンド発生回路は、制御信号論理回路により生成された制御信号の関数として、ゼロボルトを上回る疑似グラウンドと、中間出力信号とを発生する。出力信号発生回路は、疑似グラウンド発生回路に結合されており、疑似グラウンド発生回路により発生された中間出力信号の関数として、Ｎ電圧レベルの出力信号を発生する。本発明のある好ましい実施の形態では、疑似グラウンド発生回路および出力信号発生回路は、複数の半導体装置を含んでおり、これら複数の半導体装置にかかる電圧差は、いかなる時もＮボルト未満である。

ゼロボルトを上回る疑似グラウンドを供給することによって、本発明によれば、出力回路の複数の半導体装置にかかる電圧差が、確実にいかなる時もＮボルト未満とすることができる。これにより、例えば、３ボルトプロセスで製造されたチップが、他のチップ用に５ボルトレベルで出力信号を生成することを期待されている時に、装置およびチップの早期故障につながる、半導体装置の酸化物層の早期劣化を防止することができる。

上述の目的は、また、Ｍボルトプロセスで製造されたチップを提供する本発明の別の局面によっても達成される。このチップは、Ｍボルトのデータ出力信号を発生する内部論理回路と、このチップの出力信号が生成される出力接続部と、内部論理回路と出力接続部との間に結合された出力回路とを備えている。この出力回路は、Ｍボルトのデータ出力信号を受け取り、Ｎボルトのデータ出力信号を発生する。また、この出力回路は、複数の半導体装置を有している。ここで、これら複数の半導体装置のそれぞれにかかる電圧差は、いかなる時にもＮボルト未満
である。

本発明のこれらの特徴、局面および利点、ならびに、その他の特徴、局面および利点は、添付の図面を参照しつつ、以下に述べる本発明の詳細な説明を読めば、さらに明らかになるであろう。

図１は、本発明のある実施の形態により構成されたチップ１０のブロック図である。チップ１０は、あるシステム内で他の装置または他のチップに出力信号を供給するチップであれば、どのようなタイプのものでもよい。チップ１０は、このチップ１０の各種機能を実行する内部論理回路１２を備えている。論理回路１２からの出力信号は、出力回路１４および出力接続部１６を通してチップ外へと伝送される。この例では、論理回路１２により発生されたさまざまな出力信号に対応して、複数の出力回路１４および複数の出力接続部１６がチップ１０上に設けられている。

本発明のこの実施の形態では、チップ１０は、３ボルトプロセスで製造されたチップである。３ボルトプロセスチップは、例えば、５ボルトプロセスチップに比べて、その層の厚さが薄く、異なる複数の絶縁性材料を用いている。また、論理回路の集積度がより高くなるので、より低い電圧のプロセスが用いられることになる。なぜなら、各種装置の寸法（層の厚さを含む）が小さくなりうるからである。

異なる製造プロセスの結果、３ボルトプロセスチップ内の装置は、それらの装置の層にかかる比較的大きい電圧差に耐えられなくなる。一例として、標準的な装置２０が、図２に図示されている。装置２０は、基板２２と、酸化物層２４と、ドレイン２６と、ソース２８と、ゲート３０とを備えている。ゲート３０と基板２２の底部との間に５ボルトの電圧差が生じると、もしこの装置が３ボルトプロセスで製造されたものであるなら、酸化物層２４は劣化を被ることになる。３ボルトプロセスチップ１０内の装置は、通常は、しばらくの間なら５ボルトの電圧差でも動作可能ではあるというものの、そのような劣化の結果、装置は、チップについて期待されている予想寿命よりも早く故障してしまう。このため、従来の３ボルトプロセスチップ１０は、５ボルトで動作させると信頼性が低かったのである。しかし、３ボルトプロセスチップから５ボルトの出力信号を生成するのが望ましい事例も依然として数多くある。なぜなら、その他多くのチップは、５ボルトの信号で動作し続けており、他のソースからの入力信号も同一レベルであることを要求するからである。

本発明は、３ボルトプロセスで製造されたチップから５ボルトの信号を出力信号として供給するというこの問題を解決する。図３は、本発明による出力回路１４を図示する模式図である。チップ１０の残りの部分と同様に、この出力回路１４もまた、３ボルトプロセスにより製造される。

出力回路１４は、この出力回路１４が出力接続部１６への出力信号を駆動できるようにする出力イネーブル信号（ｏｅｎ＿ｎ）を受け取る。この出力信号は、論理回路１２により発生された出力データ信号（Ｄｏｕｔ）から形成される。好ましい実施の形態を述べる以下の説明では、低電圧レベルは論理ローの信号を表すものとし、高電圧レベルは論理ハイの信号を表すものとする。しかし、本発明の他の実施の形態では、ハイおよびローの信号について逆の論理表現を用いてもよい。

以下の説明から明らかになるように、本発明の構成によれば、出力回路中のＰチャネル装置またはＮチャネル装置のいずれの酸化物も、５ボルトの電圧差に曝されないようにすることができる。これにより、これらの装置が早期に劣化したり、故障したりするのを防止することができるので、チップ１０の信頼性を高めることができる。

本発明では、０ボルトではなく１ボルトに維持される「疑似グラウンド」（すなわち仮想グラウンド）を生成することによって、これらの装置の酸化物が５ボルトの電圧差に曝されることを防止する。ノード３４に位置する疑似グラウンドを生成するために、一対のＰチャネルトランジスタＰ３６およびＰ３６１が用いられる。これらのトランジスタＰ３６およびＰ３６１のソースは、それぞれ５ボルトであり、ゲートは３ボルトである。よって、これらのトランジスタＰ３６およびＰ３６１は、オンにはなるが、完全にオンになるわけではない。したがって、これらのトランジスタＰ３６およびＰ３６１からの漏れ電流が、ＰチャネルトランジスタＰ５およびＰ６に与えられることになる。

実際のグラウンドに至る２つの経路が設けられる。一方の経路は、トランジスタＰ３６、Ｎ８およびＮ９を含んでいる（ここで「Ｎ」は、Ｎチャネルトランジスタを表す）。もう一方の経路は、トランジスタＰ３６１、Ｎ７およびＮ９を含んでいる。この疑似グラウンドの生成に関し、２つの異なる論理レベルをもつデータ出力信号に対する出力回路１４の動作を、以下の記載によってさらに詳しく説明する。

出力回路１４は、出力イネーブル信号ｏｅｎ＿ｎがローレベル（０ボルト）である時、チップからの出力信号Ｄｏｕｔを駆動可能となる。出力データ信号Ｄｏｕｔは、Ｄｏｕｔ入力における電圧が０ボルトである時には、論理ローレベルであり、Ｄｏｕｔ入力における電圧が３ボルトである時には、論理ハイレベルである。ここで、出力データ信号Ｄｏｕｔは論理ローレベル（０ボルト）であり、出力回路１４はイネーブルされているものとする（ｏｅｎ＿ｎ＝０ボルト）。これにより、ＮＡＮＤゲートＮＤ１への第１の入力はローとなり、インバータＩ３の出力に結合された第２の入力は、ハイとなる。

ＮＡＮＤゲートＮＤ１の出力はハイになり、インバータＩ２により受け取られる。すると、インバータＩ２は、ローの信号を発生する。インバータＩ２の出力は、別のインバータＩ４の入力に接続され、ＮチャネルトランジスタＮ８のゲートにも接続される。トランジスタＮ８のゲートにおいて受け取られたローの信号は、このトランジスタをオフする。別のＮチャネルトランジスタＮ７はインバータＩ４の出力に結合されているので、そのゲートにおいてこのインバータＩ４から、ハイレベルの信号（３ボルト）を受け取る。この結果、トランジスタＮ７はオンする。

グラウンドへのある経路は、トランジスタＰ３６１、Ｎ７およびＮ９により形成されている。トランジスタＮ９のドレインとゲートは互いに結合されている。トランジスタＮ９は、１ボルトの電圧がノード３４に到達すると同時に、飽和モードに入るように設計されている。よって、ノード３４における電圧は、１ボルトに保持され、この電圧が、トランジスタＮ７およびＮ９によってトランジスタＰ３６１のソースにおける電圧５ボルトからプルダウンされる時に、疑似グラウンドを作る。

トランジスタＮ８はオフであるので、ノード３６における電圧は、５ボルトになる。ＰチャネルトランジスタＰ６のゲートも５ボルトになる。その結果、このトランジスタＰ６もオフする。

ノード３８における電圧も１ボルトになる。なぜなら、トランジスタＮ７によりプルダウンされるからである。よって、１ボルトの電圧が、ＰチャネルトランジスタＰ５、ＰチャネルトランジスタＰ３０およびＮチャネルトランジスタＮ２９のゲートに存在することになる。これらのゲートが１ボルトであることにより、ＰチャネルトランジスタＰ５およびＰ３０はオンし、ＮチャネルトランジスタＮ２９はオフする。よって、ＰチャネルトランジスタＰ１１のゲートが接続されているノード４０における電圧は、５ボルトになる。ＰチャネルトランジスタＰ１１のゲートに５ボルトが存在しているので、このトランジスタはオフする。

出力データ信号Ｄｏｕｔおよび出力イネーブル信号ｏｅｎ＿ｎがローレベルであるので、ＮＯＲゲートＮＲ１の出力は論理ハイになる。この信号は、インバータＩ２６により反転され、第２のインバータＩ２７により再び反転される。その結果、ＮチャネルトランジスタＮ１２のゲートは、論理ハイの信号（３ボルト）を受け取る。これにより、ＮチャネルトランジスタＮ１２がオンする。

ＰチャネルトランジスタＰ１１はオフであり、ＮチャネルトランジスタＮ１２はオンであるので、ノード４２における出力信号の値は、０ボルトとなり、論理ローの信号となる。この出力信号が出力接続部１６へと供給されることにより、オフチップ接続を形成する。

以上の説明から明らかなように、出力回路１４においてオンであるトランジスタのいずれも、時間の経過と共にトランジスタの酸化物層の比較的早期の劣化をもたらす、５ボルトのゲート−基板間電圧差を被ることはない。そのかわり、最大電圧差は４ボルトになる。なぜなら、オンであるこれらのトランジスタのゲートに存在する最小電圧は、０ボルトではなく、１ボルトであるからである。

以下に、論理ハイレベルの出力信号を生成する、本発明による出力回路の動作を説明する。出力データ信号Ｄｏｕｔは論理ハイレベル（３ボルト）であり、出力回路１４はイネーブルされている（ｏｅｎ＿ｎ＝０ボルト）ものとする。これにより、ＮＡＮＤゲートＮＤ１への第１の入力はハイとなり、インバータＩ３の出力に結合された第２の入力は、ハイとなる。

ＮＡＮＤゲートＮＤ１へのこれら２つのハイ入力により、ＮＡＮＤゲートＮＤ１は、インバータＩ２により受け取られるローレベルの出力信号を発生する。インバータＩ２のハイ出力が、ＮチャネルトランジスタＮ８をオンする。インバータＩ２からのハイレベルの信号は、インバータＩ４により、ＮチャネルトランジスタＮ７のゲートに与えられるローレベルの信号へと再び反転される。これにより、このトランジスタはオフする。

グラウンドへのある経路は、この場合、トランジスタＰ３６、Ｎ８およびＮ９により形成されている。前述したように、トランジスタＮ９は、１ボルトの電圧がノード３４に到達すると同時に、飽和モードに入るように設計されている。よって、ノード３４における電圧は、１ボルトに保持され、この電圧が、トランジスタＮ８およびＮ９によってトランジスタＰ３６のソースにおける電圧５ボルトからプルダウンされる時に、疑似グラウンドを作る。

トランジスタＮ８はオンであるので、ノード３６における電圧は、トランジスタＮ８によるプルダウンにより、１ボルトになる。ＰチャネルトランジスタＰ６のゲートも１ボルトになる。その結果、このトランジスタＰ６もオンする。

ノード３８における電圧は、５ボルトになる。なぜなら、ＮチャネルトランジスタＮ７がオフであるからである。よって、５ボルトの電圧が、ＰチャネルトランジスタＰ５、ＰチャネルトランジスタＰ３０およびＮチャネルトランジスタＮ２９のゲートに存在することになる。これらのゲートが５ボルトであることにより、ＰチャネルトランジスタＰ５およびＰ３０はオフし、ＮチャネルトランジスタＮ２９はオンする。（Ｎ２９のソースに接続されている）ノード３４における疑似グラウンド電圧が１ボルトに維持されるので、この１ボルトの電圧は、現在オンであるＮチャネルトランジスタＮ２９のドレインにも存在することになる。よって、ＰチャネルトランジスタＰ１１のゲートが接続されているノード４０における電圧は、１ボルトになる。ＰチャネルトランジスタＰ１１のゲートに１ボルトの電圧が存在しているので、このトランジスタはオンする。

出力データ信号Ｄｏｕｔおよび出力イネーブル信号ｏｅｎ＿ｎがローレベルであるので、ＮＯＲゲートＮＲ１の出力は論理ローになる。この信号は、インバータＩ２６により反転され、第２のインバータＩ２７により再び反転される。その結果、ＮチャネルトランジスタＮ１２のゲートは、論理ローの信号（３ボルト）を受け取る。これにより、ＮチャネルトランジスタＮ１２がオフする。

ＰチャネルトランジスタＰ１１はオンであり、ＮチャネルトランジスタＮ１２はオフであるので、ノード４２における出力信号の値は、５ボルトとなり、論理ハイの信号となる。この出力信号が出力接続部１６へと供給される。

５ボルトの電圧レベルで論理ハイのデータ出力信号が生成されるこの場合もまた、出力回路１４においてオンであるトランジスタのいずれも、時間の経過と共にトランジスタの酸化物層の比較的早期の劣化をもたらす、５ボルトのゲート−基板間電圧差を被ることはない。そのかわり、最大電圧差はここでも４ボルトになる。なぜなら、これらのトランジスタのゲートに存在する最小電圧は、０ボルトではなく、１ボルトであるからである。

ここで説明されている実施の形態において設けられているＮチャネルトランジスタＮ２４は、３ボルトの論理ハイデータ出力信号が出力接続部において生成されるべきときには、ノード３４に真のグラウンドを与えるはたらきをする。この場合、トランジスタＰ３６１、Ｐ６、Ｐ５、Ｐ３６、Ｐ３０およびＰ１１のソースには、５ボルトではなく３ボルトの電圧が供給されている。ＮチャネルトランジスタＮ２４は、通常はオフであるが、３ボルトの論理ハイ信号が出力回路により生成される時には、信号ｅｎ３ｖによりイネーブルされる。よって、グラウンドへの２つの経路は、Ｐ３６、Ｎ８およびＮ２４と、Ｐ３６１、Ｎ７およびＮ２４となる。

本発明による出力回路１４は、図３に破線で示されているように、論理的にはいくつかの異なる機能ブロックに分割されうる。第１のブロックは、チップから５ボルトの出力信号として発生されるべき３ボルトのデータ信号を受け取り、受け取ったデータ信号の関数として制御信号を生成する、制御信号論理回路１５である。疑似グラウンド発生回路１７は、制御信号論理回路１５に結合されている。制御信号論理回路１５からの制御信号は、ＮチャネルトランジスタＮ７およびＮ８に結合され、これらのトランジスタのオン／オフを制御する。疑似グラウンド発生回路１７は、制御信号論理回路１５により生成された制御信号の関数として、ゼロボルトを上回る疑似グラウンドを（ノード３４に）発生し、中間出力信号を発生する。

第３の機能ブロックは、疑似グラウンド発生回路１７に結合された出力信号発生回路１９である。この出力信号発生回路１９は、疑似グラウンド発生回路１７により発生された中間出力信号の関数として、５ボルトの出力信号を発生する。これらの中間出力信号は、ＰチャネルトランジスタＰ３０およびＮチャネルトランジスタＮ２９のゲートにおいて、出力信号発生回路１９により受け取られる。

図４は、図３の実施の形態に類似した本発明の別の実施の形態を図示している。ただ、図４の実施の形態では、Ｎチャネル装置Ｎ３１およびＮ３２が、図３の出力回路のＰチャネル装置Ｐ３６およびＰ３６１の機能を代行している。Ｎチャネル装置Ｎ３１では、そのドレインおよびゲートには３ボルトの電圧が印加されている。Ｎチャネル装置Ｎ３１のソースは、Ｎチャネル装置Ｎ３２のゲートおよびドレインに結合されている。Ｎチャネル装置Ｎ３２のソースは、Ｎチャネル装置Ｎ９のドレインおよびゲートに接続されている。Ｎチャネル装置Ｎ３１、Ｎ３２およびＮ９は、出力回路１４の動作全体を通して１ボルトの疑似グラウンドを維持する。

図３のそれぞれの装置の脇に記入されている比は、本発明の現在説明している実施の形態における特定のゲートのサイズを記述している。最初の数（例えば、Ｎ１２の４００）は、ゲートの幅を表しており、２番目の数（例えば、Ｎ１２の１．４）は、ゲートの長さを表している。ただし、図３に掲げられている比率は単に一例を示すものにすぎない。したがって、本発明の範囲を超えることなく、これらの装置について、その他の比率を用いることも可能である。

なお、上述した３ボルトプロセスおよび５ボルトのデータ出力信号は、一例を示すものにすぎない。よって、チップは、上記実施の形態について説明のために採用した３ボルトおよび５ボルトの値に限定されることなく、異なる電圧レベルのプロセスにより製造可能であり、異なる電圧レベルの出力信号を生成することも可能である。

以上に、本発明を詳細に説明し、その一例を述べたが、以上の説明は単なる例示を目的とするものにすぎず、限定を意図しているものではないこと、および本発明の精神および範囲は、添付の請求の範囲の文言によってのみ限定されることは理解されたい。

（発明の効果）
このように、本発明の出力回路によれば、３ボルトプロセスで製造されながら、５ボルトの装置とインタフェースすることができ、しかも高い信頼性を維持できるチップを得ることができるという効果が得られる。なぜなら、本発明によるチップ内の装置はいずれも、それらの装置内の酸化物層を劣化させる５ボルトの電圧差に曝されることがないからである。

本発明により構成されたチップのブロック図である。半導体装置の断面図である。本発明のある実施の形態により構成された出力回路の模式図である。本発明の別の実施の形態により構成された出力回路の模式図である。

符号の説明

１０チップ
１２内部論理回路
１４出力回路
１５制御信号論理回路
１６出力接続部
１７疑似グラウンド発生回路
１９出力信号発生回路

Claims

Ｍ電圧レベルのプロセスにおいて製造されたチップからＮ電圧レベルの出力信号を生成する出力回路であって、Ｍは、Ｎ未満であり、
該出力回路は、
該チップから該Ｎ電圧レベルの出力信号として発生されるべきＭ電圧レベルのデータ信号を受け取る制御信号論理回路であって、該受け取ったデータ信号の関数として複数の制御信号を生成する制御信号論理回路と、
該制御信号論理回路に結合された疑似グラウンド発生回路であって、該制御信号論理回路によって生成された該複数の制御信号の関数として、ゼロボルトを上回る疑似グラウンド電圧および少なくとも１つの中間信号を発生する疑似グラウンド発生回路と、
該疑似グラウンド発生回路に結合された出力信号発生回路であって、該疑似グラウンド発生回路によって発生された該少なくとも１つの中間信号の関数として、該Ｎ電圧レベルの出力信号を発生する出力信号発生回路と
を備えており、
該出力信号発生回路は、複数の半導体装置を含んでおり、該複数の半導体装置のゲート−基板間の電圧差は、Ｎボルトと該疑似グラウンド電圧との差を越えず、
該出力回路は、
該疑似グラウンド発生回路に結合されたＭボルトイネーブル回路をさらに備えており、
該Ｍボルトイネーブル回路は、該疑似グラウンド発生回路にゼロの電圧レベルおよびＭ電圧レベルにおいて該少なくとも１つの中間信号を生成させることと、該疑似グラウンド電圧を実際のグラウンドに置き換えることとによって、該出力回路がＭ電圧レベルの出力信号を選択的に発生できるようにする、出力回路。
前記疑似グラウンド発生回路は、複数の半導体装置を含んでおり、該疑似グラウンド発生回路と前記出力信号発生回路との両方に含まれている複数の半導体装置にかかる電圧差がいかなるときもＮボルト未満である、請求項１に記載の出力回路。
前記疑似グラウンド発生回路の前記複数の半導体装置のうちの１つは、前記疑似グラウンド電圧とグラウンドとの間に結合された第１トランジスタであり、該第１トランジスタは、該疑似グラウンド電圧よりも高い電圧で飽和する、請求項２に記載の出力回路。
前記疑似グラウンド発生回路の前記複数の半導体装置は、第２トランジスタおよび第３トランジスタであって、該第２トランジスタおよび該第３トランジスタのドレインにおいて漏れ電流を発生する第２トランジスタおよび第３トランジスタと、前記疑似グラウンド電圧と該第２トランジスタとの間に結合された第４トランジスタと、該疑似グラウンド電圧と該第３トランジスタとの間に結合された第５トランジスタと、該第４トランジスタに結合された第６トランジスタと、該第５トランジスタに結合された第７トランジスタとを含んでおり、
該第２トランジスタ、該第４トランジスタおよび該第１トランジスタは、前記制御信号論理回路からの前記複数の制御信号のうちの第１制御信号に応答して、グラウンドへの第１経路を形成し、該第３トランジスタ、該第５トランジスタおよび該第１トランジスタは、該複数の制御信号のうちの第２制御信号に応答して、グラウンドへの第２経路を形成し、
前記少なくとも１つの中間信号は、該第２トランジスタと該第４トランジスタとの間の接続点で発生される、請求項３に記載の出力回路。
前記出力信号発生回路は、
第１トランジスタおよび第２トランジスタであって、該第１トランジスタおよび該第２トランジスタのドレインは互いに結合されており、該第１トランジスタおよび該第２トランジスタのゲートは、互いに結合されていて、かつ前記疑似グラウンド発生回路にも結合されていることにより、前記少なくとも１つの中間信号を受け取る、第１トランジスタおよび第２トランジスタと、
第３トランジスタであって、該第３トランジスタのゲートは、該第１トランジスタおよび該第２トランジスタの該ドレインに結合されている、第３トランジスタと、
第４トランジスタであって、該第４トランジスタのゲートは、前記制御信号論理回路に結合されており、該第４トランジスタのドレインは、該第３トランジスタのドレインに結合されている、第４トランジスタと
を備えており、
前記Ｎ電圧レベルの出力信号が、該第３トランジスタおよび該第４トランジスタのドレインにおいて発生される、請求項２に記載の出力回路。
Ｍが３であり、Ｎが５である、請求項１に記載の出力回路。
Ｍ電圧レベルプロセスにおいて製造されたチップであって、
Ｍ電圧レベルのデータ出力信号を発生する内部論理回路と、
出力接続部であって、該出力接続部において該チップの出力信号が生成される、出力接続部と、
該内部論理回路と該出力接続部との間に結合された出力回路であって、該出力回路は、該Ｍ電圧レベルのデータ出力信号を受け取り、Ｎ電圧レベルのデータ出力信号を発生し、複数の半導体装置を有しており、該複数の半導体装置のそれぞれにかかる電圧差は、いかなるときにもＮボルト未満である、出力回路と
を備えており、
該出力回路は、
該Ｍ電圧レベルのデータ出力信号を受け取る制御信号論理回路であって、該受け取ったＭ電圧レベルのデータ出力信号の関数として複数の制御信号を生成する制御信号論理回路と、
該制御信号論理回路に結合された疑似グラウンド発生回路であって、該制御信号論理回路によって生成された該複数の制御信号の関数として、ゼロボルトを上回る疑似グラウンド電圧および少なくとも１つの中間信号を発生する疑似グラウンド発生回路と、
該疑似グラウンド発生回路に結合された出力信号発生回路であって、該疑似グラウンド発生回路によって発生された該少なくとも１つの中間信号の関数として、該Ｎ電圧レベルのデータ出力信号を発生する出力信号発生回路と
を備えており、
該複数の半導体装置のゲート−基板間の電圧差が、Ｎボルトと該疑似グラウンド電圧との差を越えず、
該チップは、
該疑似グラウンド発生回路に結合されたＭボルトイネーブル回路をさらに備えており、
該Ｍボルトイネーブル回路は、該疑似グラウンド発生回路にゼロの電圧レベルおよびＭ電圧レベルにおいて該中間信号を生成させることと、該疑似グラウンド電圧を実際のグラウンドに置き換えることとによって、該出力回路がＭ電圧レベルのデータ出力信号を選択的に発生できるようにする、チップ。
前記疑似グラウンド発生回路は、前記出力信号発生回路の半導体装置に接続されており、前記疑似グラウンド電圧とグラウンドとの間に結合された第１トランジスタを含んでおり、該第１トランジスタは、該疑似グラウンド電圧よりも高い電圧で飽和する、請求項７に記載のチップ。
前記疑似グラウンド発生回路が、第２トランジスタおよび第３トランジスタであって、該第２トランジスタおよび第３トランジスタのドレインにおいて漏れ電流を発生する第２トランジスタおよび第３トランジスタと、前記疑似グラウンド電圧と該第２トランジスタとの間に結合された第４トランジスタと、該疑似グラウンド電圧と該第３トランジスタとの間に結合された第５トランジスタと、該第４トランジスタに結合された第６トランジスタと、該第５トランジスタに結合された第７トランジスタとをさらに含んでおり、
該第２トランジスタ、該第４トランジスタおよび該第１トランジスタは、前記制御信号論理回路からの前記複数の制御信号のうちの第１制御信号に応答して、グラウンドへの第１経路を形成し、該第３トランジスタ、該第５トランジスタおよび該第１トランジスタは、該複数の制御信号のうちの第２制御信号に応答して、グラウンドへの第２経路を形成し、
前記中間信号は、該第２トランジスタと該第４トランジスタとの間の接続点で発生される、請求項８に記載のチップ。
前記出力信号発生回路は、
第１トランジスタおよび第２トランジスタであって、該第１トランジスタおよび該第２トランジスタのドレインは互いに結合されており、該第１トランジスタおよび該第２トランジスタのゲートは互いに結合されていて、かつ前記疑似グラウンド発生回路にも結合されていることにより、前記中間信号を受け取る、第１トランジスタおよび第２トランジスタと、
第３トランジスタであって、該第３トランジスタのゲートは、該第１トランジスタおよび該第２トランジスタの該ドレインに結合されている、第３トランジスタと、
第４トランジスタであって、該第４トランジスタのゲートは前記制御信号論理回路に結合されており、該第４トランジスタのドレインは該第３トランジスタのドレインに結合されている、第４トランジスタと
を備えており、
前記Ｎ電圧レベルの出力信号は、該第３トランジスタおよび該第４トランジスタのドレインにおいて発生される、請求項７に記載のチップ。
Ｍが３であり、Ｎが５である、請求項７に記載のチップ。
Ｍ電圧レベルのプロセスにおいて製造されたチップからＮ電圧レベルの出力信号を生成する出力回路であって、Ｍは、Ｎ未満であり、
該出力回路は、
該チップから該Ｎ電圧レベルの出力信号として発生されるべきＭ電圧レベルのデータ信号を受け取る制御信号論理回路であって、該受け取ったデータ信号の関数として複数の制御信号を生成する制御信号論理回路と、
該制御信号論理回路に結合された疑似グラウンド発生回路であって、該制御信号論理回路によって生成された該複数の制御信号の関数として、ゼロボルトを上回る疑似グラウンド電圧および少なくとも１つの中間信号を発生する疑似グラウンド発生回路と、
該疑似グラウンド発生回路に結合された出力信号発生回路であって、該疑似グラウンド発生回路によって発生された該少なくとも１つの中間信号の関数として、該Ｎ電圧レベルの出力信号を発生する出力信号発生回路と
を備えており、
該出力信号発生回路は、複数の半導体装置を含んでおり、該複数の半導体装置のゲート−基板間の電圧差は、Ｎボルトと該疑似グラウンド電圧との差を越えず、
該疑似グラウンド発生回路は、複数の半導体装置を含んでおり、該疑似グラウンド発生回路と該出力信号発生回路との両方に含まれている複数の半導体装置にかかる電圧差がいかなるときもＮボルト未満であり、
該出力信号発生回路は、
第１トランジスタおよび第２トランジスタであって、該第１トランジスタおよび該第２トランジスタのドレインは互いに結合されており、該第１トランジスタおよび該第２トランジスタのゲートは、互いに結合されていて、かつ該疑似グラウンド発生回路にも結合されていることにより、該少なくとも１つの中間信号を受け取る、第１トランジスタおよび第２トランジスタと、
第３トランジスタであって、該第３トランジスタのゲートは、該第１トランジスタおよび該第２トランジスタの該ドレインに結合されている、第３トランジスタと、
第４トランジスタであって、該第４トランジスタのゲートは、該制御信号論理回路に結合されており、該第４トランジスタのドレインは、該第３トランジスタのドレインに結合されている、第４トランジスタと
を備えており、
該Ｎ電圧レベルの出力信号が、該第３トランジスタおよび該第４トランジスタのドレインにおいて発生される、出力回路。
前記疑似グラウンド発生回路に結合されたＭボルトイネーブル回路をさらに備えており、
該Ｍボルトイネーブル回路は、該疑似グラウンド発生回路にゼロの電圧レベルおよびＭ電圧レベルにおいて前記少なくとも１つの中間信号を生成させることと、前記疑似グラウンド電圧を実際のグラウンドに置き換えることとによって、前記出力回路がＭ電圧レベルの出力信号を選択的に発生できるようにする、請求項１２に記載の出力回路。
Ｍが３であり、Ｎが５である、請求項１２に記載の出力回路。
Ｍ電圧レベルプロセスにおいて製造されたチップであって、
Ｍ電圧レベルのデータ出力信号を発生する内部論理回路と、
出力接続部であって、該出力接続部において該チップの出力信号が生成される、出力接続部と、
該内部論理回路と該出力接続部との間に結合された出力回路であって、該出力回路は、該Ｍ電圧レベルのデータ出力信号を受け取り、Ｎ電圧レベルのデータ出力信号を発生し、複数の半導体装置を有しており、該複数の半導体装置のそれぞれにかかる電圧差は、いかなるときにもＮボルト未満である、出力回路と
を備えており、
該出力回路は、
該Ｍ電圧レベルのデータ出力信号を受け取る制御信号論理回路であって、該受け取ったＭ電圧レベルのデータ出力信号の関数として複数の制御信号を生成する制御信号論理回路と、
該制御信号論理回路に結合された疑似グラウンド発生回路であって、該制御信号論理回路によって生成された該複数の制御信号の関数として、ゼロボルトを上回る疑似グラウンド電圧および少なくとも１つの中間信号を発生する疑似グラウンド発生回路と、
該疑似グラウンド発生回路に結合された出力信号発生回路であって、該疑似グラウンド発生回路によって発生された該少なくとも１つの中間信号の関数として、該Ｎ電圧レベルのデータ出力信号を発生する出力信号発生回路と
を備えており、
該複数の半導体装置のゲート−基板間の電圧差が、Ｎボルトと該疑似グラウンド電圧との差を越えず、
該出力信号発生回路は、
第１トランジスタおよび第２トランジスタであって、該第１トランジスタおよび該第２トランジスタのドレインは互いに結合されており、該第１トランジスタおよび該第２トランジスタのゲートは互いに結合されていて、かつ該疑似グラウンド発生回路にも結合されていることにより、該中間信号を受け取る、第１トランジスタおよび第２トランジスタと、
第３トランジスタであって、該第３トランジスタのゲートは、該第１トランジスタおよび該第２トランジスタの該ドレインに結合されている、第３トランジスタと、
第４トランジスタであって、該第４トランジスタのゲートは該制御信号論理回路に結合されており、該第４トランジスタのドレインは該第３トランジスタのドレインに結合されている、第４トランジスタと
を備えており、
該Ｎ電圧レベルの出力信号は、該第３トランジスタおよび該第４トランジスタのドレインにおいて発生される、チップ。
前記疑似グラウンド発生回路に結合されたＭボルトイネーブル回路をさらに備えており、
該Ｍボルトイネーブル回路は、該疑似グラウンド発生回路にゼロの電圧レベルおよびＭ電圧レベルにおいて前記中間信号を生成させることと、前記疑似グラウンド電圧を実際のグラウンドに置き換えることとによって、前記出力回路がＭ電圧レベルのデータ出力信号を選択的に発生できるようにする、請求項１５に記載のチップ。
Ｍが３であり、Ｎが５である、請求項１５に記載のチップ。