KR19980025112A - 반도체장치 - Google Patents

Abstract

반도체 기억장치에 있어서의 출력회로와 같은 반도체집적회로에 있어서의 출력회로의 고속화에 관한 것으로서, 출력회로에 있어서 로우레벨을 출력하는 NMOS2의 게이트 내부노드 N4를 전원전압 VCC이상의 레벨로 상승시키는 것에 의해 VSSO의 부유에 의한 속도의 저하를 억제하기 위해, 내부회로와 내부회로의 출력데이타를 출력하기 위한 출력회로를 갖는 반도체장치로서, 내부회로로는 제1전원접속점과 제2전원접속점을 거쳐서 제1전원이 공급되고, 출력회로는 제3전원접속점과 제4전원접속점 사이에 직렬접속된 제1도전형의 제1 및 제2MOS 트랜지스터, 제1MOS 트랜지스터와 제2MOS 트랜지스터의 공통접속 노드에 접속되는 출력단자, 제1전원접속점과 제2전원접속점 사이의 전압진폭을 갖는 제1신호를 내부회로에서 받고 제1MOS 트랜지스터의 게이트를 구동하기 위한 제2신호로 변환하는 제1진폭변환수단 및 제1신호를 내부회로에서 받고 제2MOS 트랜지스터의 게이트를 구동하기 위한 제3신호로 변환하는 제2진폭변환수단을 구비하고, 제2 및 제3신호의 전압진폭은 제1신호의 그것보다 크게 하였다.

이렇게 하는 것에 의해, VSSO의 전위부유에 의한 출력회로의 동작의 지연을 방지할 수 있고 또한 회로를 고속화할 수 있다는 효과가 얻어진다.

Description

반도체장치

본 발명은 반도체 기억장치에 있어서의 출력회로와 같은 반도체 집적회로에 있어서의 출력회로의 고속화에 관한 것이다. 더욱 상세하게는 다비트 출력단자를 갖는 대용량 DRAM(Dyanamic Random Access Memory)의 출력회로에 관한 것이다.

도 6은 본원에 앞서 본원 발명자에 의해 검토된 출력회로의 회로도이고, 도 7은 도 6에서 블랙박스로 표시된 승압회로의 회로도이다. 또, 도 8은 도 6의 출력회로의 동작파형도이다. 단, 각 도면에 있어서의 설명의 간략화를 위해 본 발명과 직접 관계가 없는 것은 그 상세한 표시는 생략하고 있다.

VCCO(예를 들면 5V 또는 3.3V)는 외부에서 공급되는 전원전압 VCC는 외부 또는 칩내의 강압회로1(BST1)에서 공급되는 전원전위(예를 들면, 3.3V), VSS, VSSO는 외부에서 공급되는 접지전원전위(예를 들면 0V)이다. 특히, 제한되지는 않지만, VCC와 VSS는 1개의 전원에서 출력되는 한쌍의 전원전위 중 한 쪽의 전원전위와 다른 쪽의 전원전위로 간주되고, 또, VCCO와 VSSO는 마찬가지로 1개의 전원에서 출력되는 한쌍의 전원전위 중 한쪽의 전원전위와 다른 쪽의 전원전위로 간주된다. 그들 VCC, VSS, VCCO, VSSO는 제1, 제2, 제3, 제4 전원전위라고 하는 경우도 있다. 또한, VSS와 VSSO는 그들 상호가 공통 접속되어 있는 경우도 반대로 분리되어 있는 경우도 있을 수 있다.

DOE는 출력회로의 출력제어신호, DOT, DOB는 출력회로에서 출력할 데이타를 형성하기 위한 출력회로로의 입력데이타, IO는 출력단자이다. NAND1, NAND2는 NAND회로, INV은 인버터회로, NMOS1, NMOS2는 n채널형 MOS 트랜지스터(이하, nMOS라고 한다), N1, N2, N3, N4는 내부노드이다.

승압회로1(BST1)은 노드 N1이 로우레벨, 즉 VSS로 되었을 때 노드N3의 신호레벨 VCC이상으로 승압하고, 이것에 의해 NMOS1에서 출력단자 IO로 출력되는 신호의 하이레벨을 소정의 하이레벨(VOH) 이상으로 하기 위한 회로이다.

또한, 노드N1이 하이레벨 즉 VCC로 되었을 때는 노드 N3으로 접지전원전위 VSS 레벨의 로우레벨이 출력된다. 이 승압회로1(BST1)은 에를 들면 도 7과 같은 회로가 있고 차지펌프회로라고도 한다.

도 7에 있어서, IN은 입력단자, OUT은 출력단자, VCC, VSS는 각각 전원단자, 접지전원단자, INVB1은 인버터회로, NMOSB1, NMOSB2는 nMOS, POMS, B1은 p채널형 MOS 트랜지스터(이하, pMOS라고 한다), C1은 캐패시터, B1, B2는 내부노드이다. 또한, 도 7에 있어서, p형 MOS 트랜지스터는 n형 MOS 트랜지스터와 구별할 수 있도록 화살표가 추가된 표시로 되어 있다. 도일 도면의 회로에 있어서 입력 IN이 하이레벨에서 로우레벨로 되면, 노드 B1이 VSS에서 VCC로 되고 C1의 커플링(결합)에 의해 NMOSB2, NMOSB3에 의해 VCC레벨정도로 프리차지되고 있던 노드 B2의 전위가 VCC 이상의 레벨로 되고, 그것에 따라서 출력 OUT도 VCC 이상으로 된다. 반대로, 입력 IN이 로우레벨에서 하이레벨로 되면 NMOSB1이 온해서 출력 OUT이 VSS 레벨로 된다.

도 6의 출력회로에 있어서, 출력데이타가 로우레벨로 될 때 즉 DOT=로우레벨, DOB=하이레벨로 될 때는 회로는 도 8과 같은 신호를 출력하도록 동작한다. 즉, 우선 입력데이타 DOT, DOB의 레벨이 결정되고 제어신호 DOE가 VSS레벨에서 VCC 레벨로 되면 그것에 따라서 내부노드 N2가 VSS레벨로 되고 인버터 INV1에 의해 노드 N4가 VCC레벨로 된다. 이것에 의해, NMOS2가 온해서 출력 IO가 VSSO로 하강한다. 출력 IO의 출력데이타의 로우레벨은 nMOS 즉 NMOS2에 의해 출력된다. 그것에 따라서, 지금까지 NMOS2의 게이트전압이 VCC이면 로우레벨 출력을 출력하는데 문제가 있다는 것은 고려되고 있지 않았다.

출력데이타가 하이레벨로 될 때 즉 DOT=하이레벨, DOB=로우레벨로 될 때는 회로는 도 8의 점선과 같은 신호를 형성하도록 동작한다. 즉, 우선 입력데이타 DOT, DOB의 레벨이 결정되고, 제어신호 DOE가 VCC레벨로 되면 그것에 따라서 내부노드 N1이 VSS레벨로 되고, 승압회로1에 의해 노드N3이 VCC이상의 전위로 된다. 이것에 의해, 전원단자 VCCO-출력IO 사이의 출력트랜지스터가 도시한 바와 같이 nMOS(NMOS1)라도 출력IO로 VCC-VTH(단, VTH는 nMOS의 임계값 전압)이상의 레벨의 출력데이타를 출력할 수 있다.

상기 예에서는 칩외부로 데이타를 출력할 때 출력지의 부하(기판의 기생용량 등)나 칩내의 VCC배션(접지배선)의 기생저항 등에 의해 칩상의 VSS 배선의 먼끝쪽 즉 칩상에 마련되는 VSS용 본딩패드에서 멀리 떨어진 VSS배선부분에서 접지전위가 부유하고, 그것에 의해 실효적인 전원전압레벨이 저감하고 이러한 먼끝쪽의 출력회로의 동작이 지연되어 버린다. 다음에 이 도 6에 도시한 방식의 과제를 설명한다.

도 9는 다비트출력(예를 들면 16비트 병렬출력(X16))구성의 대용량의 기억용량인 DRAM의 출력회로의 배치를 모식적으로 도시한 도면, 도 10은 그 파형도이다. VSSO(P), IO(N), IO(F)는 각각 칩상에 마련되고 칩외부와 전기적으로 접속될 본딩패드이다. 또한, 도면에 있어서, VCCO의 패드는 도시를 생략하고 있다.

VSSO(N)은 본딩패드 VSSO(P)에 연결되는 VSSO배선 중 이러한 VSSO(P)의 가까운(즉 가까운끝쪽) 배선부분, VSSO(F)는 이러한 VSSO(P)에서 가장 떨어진(즉 먼끝쪽) 배선부분이다. Rpar은 VSSO 배선의 기생저항이고, VSSO(N)과 VSS(F) 사이의 기생저항이다. 각 출력회로는 모식적으로 도시되어 있는 바와 같이, NMOS1, NMOS2, CNT로 구성된다. 여기에서, NMOS1은 하이레벨을 출력하는 MOS 트랜지스터, NMOS2는 로우레벨을 출력하는 MOS 트랜지스터이다. CNT는 DOE, DOT, DOB를 사용해서 NMOS1, NMOS2를 제어하는 제어회로, N4는 NMOS2를 제어하는 제어신호이다. 또, DOE, DOT 및 DOB에는 내부회로 INTC1 및 INTC2가 접속된다. 또한, 도 10의 VTH는 NMOS2의 임계값전압이다.

16비트 병렬출력 구성인 경우, 16개의 출력회로가 VSSO배선을 거쳐서 VSSO용 본딩패드 VSSO(P)에 연결되게 된다. 그래서, 도 9의 회로에 있어서 많은 출력회로가 로우레벨을 출력하면 각 IO에 연결되는 도시하지 않은 부하에 흐르는 전류에 의해, 도 10과 같은 VSSO배선의 먼끝쪽 VSSO(F)에서 VSSO전위가 부유해 버리게 된다. NMOS2는 신호선N4와 VSSO전위의 차가 VTH이상으로 되지 않으면 온하지 않으므로 VSSO가 부유하는(즉 전위가 0V에서 상승한다)것에 따라 그 동작이 지연되고 먼끝쪽의 출력회로와 가까운 끝쪽의 출력회로의 동작 타이밍의 차가 커져 데이타출력의 속도저하라는 문제가 발생한다. 한편, VSSO배선의 임피던스를 내려거 전위의 부유를 방지하기 위해서 비교적 큰 전류도 허용하도록 큰 면적의 배선패턴으로 하지 않으면 안되게 되어 그 배선에 의해 면적이 증대하여 고집적 DRAM의 저비용화를 방해하게 된다.

본 발명의 목적은 상기의 출력회로에 있어서 로우레벨을 출력하는 NMOS2의 게이트인 내부노드 N4를 도 11과 같이 전원전압 VCC 이상의 레벨로 상승시키는 것에 의해 VSSO의 부유에 의한 속도의 저하를 억제한다. 내부노드 N4의 레벨을 증대시키기 위해서는 NMOS1의 게이트신호를 형성하는 승압회로와 기본적으로 동일구성의 회로를 사용할 수 있고 다른 회로라도 좋다.

이와 같이, 로우레벨을 출력하는 NMOS2를 승압회로에 의해 승압하는 것에 의해 VSSO의 부유의 영향을 작게하고 그것에 의해 출력회로를 고속화하는 것을 특징으로 하는 것이다.

도 1은 본 발명의 제1실시예의 회로도,

도 2는 도 1의 회로에 있어서의 각종 신호의 신호파형도,

도 3은 본 발명의 제2실시예의 회로도,

도 4는 도 3의 승압회로의 구체적인 회로도,

도 5는 도 3의 회로에 있어서의 각종 신호의 신호파형도,

도 6은 본 발명에 선행해서 검토한 출력회로의 회로도,

도 7은 다른 승압회로의 회로도,

도 8은 각종 신호의 신호파형도,

도 9는 다비트 병렬출력 구성의 DRAM의 출력회로의 배치도,

도 10은 도 6의 회로의 각종 신호의 신호파형도,

도 11은 도 9의 회로의 동작파형도,

도 12는 본 발명의 제3실시예의 출력회로의 회로도,

도 13은 도 12의 회로에 있어서의 승압회로 BST4의 구체적 회로를 도시한 회로도,

도 14는 도 12의 회로에 있어서의 승압회로 BST5의 구체적 회로를 도시한 회로도,

도 15는 도 12의 회로에 동작파형도,

도 16은 본 발명의 제4실시예의 출력회로의 회로도,

도 17은 도 16의 회로에 있어서의 승압회로 BST6의 구체적 회로를 도시한 회려ㅗ도,

도 18은 도 16의 회로에 있어서의 승압회로 BST7의 구체적 회로를 도시한 회로도,

도 19는 도 16의 회로의 동작파형도,

도 20는 본 발명의 제5실시예의 출력회로의 회로도,

도 21은 도 20의 회로의 동작파형도,

도 22는 본 발명의 제5실시예의 출력회로의 회로도,

도 23은 도 22의 회로의 동작파형도,

도 24는 2중웰구조를 갖는 CMOS반도체 디바이스의 단면도,

도 25는 3중웰구조를 갖는 CMOS반도체 디바이스의 단면도.

본 발명의 하나의 적합한 것의 개요는 내부회로와 상기 내부회로의 출력데이타를 출력하기 위한 출력회로를 갖는 반도체장치로서, 상기 내부회로로는 제1전원접속점과 제2전원접속점을 거쳐서 제1전원이 공급되고, 상기 출력회로는 제3전원접속점과 제4전원접속점 사이에 직렬접속된 제1도전형의 제1 및 제2MOS 트랜지스터, 상기 제1MOS 트랜지스터와 상기 제2MOS 트랜지스터의 공통 접속 노드에 접속되는 출력단자, 상기 제1전원접속점과 제2전원접속점 사이의 전압진폭을 갖는 제1신호를 상기 내부회로에서 받고 상기 제1MOS 트랜지스터의 게이트를 구동하기 위한 제2신호로 변환하는 제1진폭변환수단 및 상기 제1신호를 상기 내부회로에서 받고 상기 제2MOS 트랜지스터의 게이트를 구동하기 위한 제3신호로 변환하는 제2진폭변환수단을 구비하고, 상기 제2 및 제3신호의 전압진폭은 상기 제1신호의 그것보다 큰 것을 특징으로 하는 반도체장치에 있다.

[실시예]

다음에 본 발명의 실시예를 상세하게 설명한다.

도 1에 본 발명의 제1실시예의 회로도를 도시하고, 도 2에 그 제어신호의 동작파형을 도시한다. 또한, 도 1의 회로에서는 상술한 도 6의 회로와 동일기능의 부분에는 동일 명칭을 붙이고 있다.

도 1의 구성의 특징은 로우레벨 출력용 MOS 트랜지스터인 NMOS2의 게이트신호에도 승압회로(BST2)를 마련한 것이다. 이 (BST2)는 예를 들면 도 7과 같은 승압회로를 사용한다.

이하, 회로동작에 대해서 설명하겠지만 출력데이가 하이레벨로 될 때 즉 DOT=하이레벨, DOB=로우레벨로 될 때의 회로동작은 도 6의 회로의 그것과 동일하게 되므로 그 설명을 생략한다.

출력데이티가 로우레벨로 될 때 즉 DOT=로우레벨, DOB=하이레벨로 될 때는 출력회로는 도 2의 실선과 같은 레벨변화를 일으키도록 회로가 동작한다.

우선, 입력데이타 DOT, DOB의 레벨이 각각 로우레벨, 하이레벨로 결정되고 제어 신호 DOE가 하이레벨의 출력지시레벨 내지는 출력허가레벨로 되면, 그것에 따라서 내부노드 N2가 로우레벨로 되고 승압회로(BST2)에 의해 노드 N4가 VCC 이상의 하이레벨로 된다. 이것에 의해, VSSO에 부유가 발생해도 회로의 동작속도는 잘 저하하지 않게 된다. 또, VSSO의 배선으로서 비교적 임피던스가 높은 것을 이용할 수 있어 반도체칩의 면적저감이 도모된다.

도 3에 본 발명의 제2실시예의 회로도를 도시하고, 도 4에 승압회로3(BST3)의 구체적 회로예를 도시하고, 도 5에 그 제어신호와 동작파형을 도시하고 있다. 또한, 도 3의 회로에서는 도 1의 제1실시예와 동일기능의 부분에는 동일명칭을 붙였다.

도 3의 구성의 특징의 종래의 CMOS형(상보 MOS형)의 출력회로에서는 사용되지 않았던 승압회로를 하이레벨, 로우레벨 출력용 MOS 트랜지스터의 게이트 입력신호의 어느 쪽에도 사용한 것이다. 이것에 따라서, 도 1과 같은 하이레벨 출력용 nMOS(NMOS2)가 도 3의 실시예에서는 pMOS(PMOS1)로 변경되고, 또 도 1의 승압회로 1이 도 3에 있어서 승압회로3(BST3)으로 변경된다. 승압회로3(BST3)은 내부노드 N1이 로우레벨, 즉 VSS로 되었을 때 내부노드 N3을 VSS이하의 부방향레벨로 승압하기 위한 회로이고, 예를 들면 도 4와 같은 회로구성으로 할 수 있다. 이것에 의해, VSSO의 부유뿐만 아니라 VCCO의 저하에 의한 회로동작속도의 저하를 방지할 수 있게 된다.

출력데이타가 로우레벨로 될 때 즉 DOT=로우레벨, DOB=하이레벨로 될때는 도 3의 회로는 도 5의 실선과 같이 변화하는 신호를 형성하도록 동작한다.

즉, 우선 입력데이타 DOT, DOB의 레벨이 각각 로우레벨, 하이레벨로 결정되고 제어신호 DOE가 하이레벨로 되면 그것에 따라서 내부노드 N2가 로우레벨로 되고 승압회로 2에 의해 NMOS2의 게이트에 연결되는 노드 N4의 레벨이 VCC 이상의 하이레벨로 상승된다. 이것에 의해, VSS에 부유가 발생해도 회로동작속도의 저하는 적게 할 수 있게 도니다.

상기와 반대로 출력데이타가 하이레벨로 될 때 즉 DOT=하이레벨, DOB=로우레벨로 될 때는 도 3의 회로는 도 5의 점선과 같이 변화하는 신호를 형성하도록 동작한다.

즉, 우선 입력데이타 DOT, DOB의 레벨이 하이레벨, 로우레벨로 결정되고 제어신호 DOE가 하이레벨로 되면 그것에 따라서 내부노드 N1이 로우레벨로 되고 승압회로3(BST3)에 의해 PMOS1의 게이트에 연결되는 노드 N3의 레벨로 VSS 레벨이하의 부방향레벨로 하강된다. 이것에 의해, VCCO에 전압저하가 발생해도 회로동작속도의 저하는 적게 할 수 있게 된다.

도 11에 본 발명의 실시예를 도 9에 도시한 다비트구성의 DRAM에 있어서의 출력회로의 동작파형을 도시한다. 도 6에 도시한 회로의 동작과 비교면 도 11의 경우에는 동일 먼끝쪽의 VSSO의 전위부상(浮上)이 있더라도 회로동작속도의 저하가 적어지는 것을 알 수 있다.

도 12에는 본 발명의 제3실시예의 회로도를 도시하고, 도 13에는 도 12에 있어서의 승압회로4(BST4)의 구체적 회로를 도시한 회로도를 도시하고, 도 14에는 도 12에 있어서의 승압회로5(BST5)의 구체적 회로를 도시한 회로도를 도시하고, 도 15에는 제3실시예의 회로의 동작파형도를 도시하고 있다. 또한, 도 12의 회로도에 있어서도 도 6의 회로와 동일한 부분에는 동일 명칭을 붙이고 있다.

도 12의 실시예의 구성의 특징은 로우레벨 출력용 nMOS인 NMOS2의 게이트에 부가하는 신호를 형성하기 위해 승압회로 BST5를 마련한 것 및 도시하지 않은 내부회로보다 고전압이 인가되는 하이레벨 출력용 nMOS인 NMOS1, 로우레벨 출력용 nMOS인 NMOS2 및 승압회로내의 일부의 MOS 트랜지스터에 고내압의 MOS 트랜지스터를 사용한 것에 있다.

이것에 따라서, 도 7과 같은 승압회로5(BST5)은 도 12의 실시예에서는 도 13과 같은 승압회로4(BST4)로 변경되고 또 14와 같은 승압회로5(BST5)가 부가된다.

승압회로4(BST4)는 노드 N1이 로우레벨 즉 VSS레벨로 되었을 때 노드 N3을 VCCO 이상의 고레벨로 하기 위한 회로이다. 도 13에는 그의 구체적인 회로예가 도시되어 있다.

승압회로5(BST5)는 노드 N2가 로우레벨 즉 VSS로 되었을 때 노드 N4를 VCCO 레벨이상의 레벨로 하기 위한 회로이다. 도 14에는 그의 구체적인 회로예가 도시되어 있다. 이것에 의해, VSSO의 전위의 부유에 의한 속도의 저하를 방지할 수 있게 된다.

도 12의 출력회로로의 각종 입력회로 DOE, DOT, DOB는 이러한 출력회로와 함께 단결정 실리콘으로 이루어지는 1개의 반도체칩상에 형성되는 도시하지 않은 내부회로에서 공급된다. 반도체칩상에는 필요에 따라서 이러한 내부회로와 함꼐 3.3V와 같은 전압값의 외부전원전압 VCCO를 받고, 그것보다 낮은 2.2V, 1.8V 또는 1.5V와 같은 외부전압값 VCCO보다 저하된 전압값의 강압전압을 출력하는 도시하지 않은 강압회로가 형성된다. 강압회로의 출력(강압전압)은 내부회로의 전원전압으로서 내부회로로 공급된다.

특히 제한되지 않지만, 반도체칩 nMOS와 pMOS를 갖는 상보 MOS 트랜지스터구조를 취한다. 도시하지 않은 내부회로를 형성하기 위한 nMOS 및 pMOS는 각각 비교적 작은 임계값전압 특성을 갖도록 각각의 게이트전극과 채널형성영역 사이에 형성되는 소위 게이트 절연막이 비교적 얇은 두께를 갖게 된다.

상기 내부회로는 그 동작전압이 상기 강압회로에 의해 저하됨에 따라서 그 소비전력이 저감된다. 즉, 상기 내부회로에 있어서 신호의 천이시에 nMOS와 pMOS와의 직렬접속경로로 흘러버리는 관통전류나 회로의 여러가지의 배선이나 소자에 존재하는 부유용량, 기생용량과 같은 부하에 흐르는 부하전류에 따른 소비전류는 그 동작전압의 저하에 따라 저감된다. 상기 내부회로는 또 그 동작전압의 저하에 따른 신호진폭의 감소와 그것을 구성하는 nMOS 및 pMOS의 임계값전압이 비교적 작은 것으로 되는 것에 의한 이와 같은 nMOS 및 pMOS의 온저항의 저감에 의해, 강압회로에서 공급되는 비교적 낮은 동작전압하에서도 충분한 고속동작이 가능하게 된다.

여기에서, 도시하지 않은 내부회로를 구성하는 비교적 얇은 게이트 절연막을 갖는 MOS 트랜지스터는 반도체칩상에 반도체 집적회로 제조기술에 의해 기준으로 되는 최소가공정밀도를 갖고 다수 형성되는 MOS 트랜지스터이고, 말하자면 표준의 MOS 트랜지스터로 간주되는 것이다. 표준의 MOS 트랜지스터는 그 게이트 절연막이 비교적 얇은 두께인 것에 의해 비교적 낮은 게이트내압밖에 갖지 않는다. 그 때문에, 표준의 MOS 트랜지스터는 그 게이트 드레인 사이에 부가되는 비교적 큰 레벨의 전압에 의해 게이트 절연막이 파괴되어 버리거나 또는 게이트 절연막의 특성이 열화해 버리는 위험성을 갖는다.

도 12의 출력회로에 있어서의 NMOS1, NMOS2, 도 13의 승압회로 BST4에 있어서의 NMOSB1, NMOSB3, PMOSB1 및 도 14의 승압회로 BST5에 있어서의 NMOSB1, NMOSB3, PMOSB1은 고내압 MOS 트랜지스터로 이루어지는 것이 바람직한 트랜지스터이다.

상기와 같은 고내압 MOS 트랜지스터로서는 예를 들면 도시하지 않은 내부회로를 구성하는 비교적 얄은 두께의 게이트 절연막을 갖고 있는, 말하자면 표준의 MOS 트랜지스터에 비해 비교적 두꺼운 두계의 게이트 절연막 TOX로 된 후막(厚膜) TOX사양 MOS 트랜지스터를 사용한다.

또한, 동일 반도체칩상에 있어서 강압회로를 구성하는 도시하지 않은 MOS 트랜지스터와 같이, VCCO가 직접적으로 부가되는 MOS 트랜지스터도 또한 고내압사양의 MOS 트랜지스터로 구성될 수 있다.

다음에, 이 제3실시예의 회로의 동작에 대해서 설명한다.

출력데이타가 로우레벨로 될 때 즉 DOT=로우레벨, DOB=하이레벨로 될 때 도 12의 출력회로는 도 15의 실선과 같이 변화하는 신호를 형성하도록 동작한다.

즉, 우선 출력의 대상으로 되는 입력데이타 DOT, DOB가 각각 로우레벨, 하이레벨로 결정되고, 제어신호 DOE가 하이레벨로 되면 그것에 따라서 내부노드 N2가 로우레벨로 되고, 승압회로5(BST5)에 의해 NMOS2의 게이트가 결합되어 있는 노드 N4가 VCCO 레벨이상의 레벨로 상승된다. 이것에 의해, VSSO에 부유가 발생해도 회로의 동작속도의 저하는 적게 할 수 있다.

출력데이타가 하이레벨로 될 때 즉 DOT=하이레벨, DOB=로우레벨로 될 때는 발명자들이 선행해서 고려한 도 6과 같은 회로의 동작과 유사하므로 그 설명은 생략한다.

도 16에는 본 발명의 제4실시예의 회로도를 도시하고, 도 17에는 도 16에 블랙박스로 표시되어 있는 승압회로6(BST6)의 구체적 회로를 도시하고, 도 18에는 승압회로7(BST7)의 구체적 회로를 도시하고 있다. 도 19는 제4실시예의 출력회로의 제어신호와 동작파형을 도시하고 있다. 또한, 도 16의 회로에서는 도 6의 회로와 동일기능의 부분에는 동일명칭을 붙이고 있다.

도 16의 구성의 특징은 지금까지의 CMOS형 출력회로에서는 사용되지 않았던 승압회로를 하이레벨, 로우레벨 출력용 MOS 트랜지스터의 게이트에 부가될 신호를 형성하기 위해 사용한 것과 다른 회로보다 고전압이 인가되는 하이레벨 출력용 MOS 트랜지스터, 로우레벨 출력용 MOS 트랜지스터 및 승압회로내의 일부의 MOS 트랜지스터에 고내압 MOS 트랜지스터를 사용한 것이다. 이것에 따라서, 도 6과 같은 하이레벨 출력용 nMOS인 NMOS2가 도 16의 실시예에서는 pMOS로 변경되고, 승압회로1(BST1)이 승압회로6(BST6)으로 변경되고, 또 승압회로7(BST7)이 부가되어 있다.

승압회로6(BST6)은 노드 N1이 로우레벨로 되었을 때 즉 VSS레벨로 되었을 때 노드 N3을 VSSO레벨 이하로 하기 위한 회로이고, 예를 들면 도 17과 같은 회로가 있다. 이것에 의해, VCCO의 레벨의 저하에 의한 속도의 저하를 방지할 수 있게 된다.

승압회로7(BST7)은 노드 N2가 로우레벨로 되었을 때 즉 VSS레벨로 되었을 때 노드 N4를 VCCO레벨 이상으로 하기 위한 회로이고, 예를 들면 도 18과 같은 회로가 있다. 이것에 의해 VSSO의 레벨의 부유에 의한 속도의 저하를 방지할 수 있게 된다.

도 16~도 18에 도시된 제4실시예에 있어서, PMOS1, NMOS2, 승압회로6(BSTT6)에 있어서의 PMOSB1, NMOSB1, PMOSB3, 승압회로7(BST7)에 있어서의 NMOB3, PMOSB1, NMOSB1은 상술한 제3실시예와 마찬가지로 후막 TOX사양의 MOS 트랜지스터, 즉 고내압사양의 MOS 트랜지스터로 구성된다. 고내압 사양의 MOS 트랜지스터는 출력회로만뿐만 아니라 VCCO가 비교적 높은 경우에는 그 높은 VCCO인가회로부분에 적용된다.

다음에, 이 제4실시예의 동작에 대해서 설명한다.

출력데이타가 로우레벨로 될 때 즉 DOT=로우레벨, DOB=하이레벨일 때는 도 16의 회로는 도 19의 실선과 같이 변화하는 신호를 형성하도록 동작한다.

즉, 우선 도시하지 않은 내부회로로부터의 출력데이타(즉 출력회로로의 입력데이타) DOT, DOB가 각각 로우레벨, 하이레벨로 결정되고, 제어신호 DOE가 하이레벨로 되면 그것에 따라서 내부노드 N2가 로우레벨로 되고, 승압회로7(BST7)에 의해 NMOS2의 게이트가 결합되어 있는 노드 N4가 VCCO레벨 이상의 레벨로 상승된다. 이것에 의해, VSSO에 전위의 부유가 발생해도 속도의 저하는 적게 할 수 있다.

출력데이터가 하이레벨로 될 때 즉, DOT=하이레벨, DOB=로우레벨일 때는 도 16의 회로는 도 19는 점선과 같이 변화하는 신호를 형성하도록 동작한다.

즉, 우선 도시하지 않은 내부회로로부터의 출력데이타(즉 출력회로로의 입력데이타) DOT, DOB가 각각 로우레벨, 하이레벨로 결정되고, 제어신호 DOE가 하이레벨로 되면 그것에 따라서 내부노드 N1이 로우레벨로 되고, 승압회로6(BST6)에 의해 게이트 N3의 전위도 VSSO 레벨 이하의 레벨로 하강된다. 이것에 의해, VCCO전위에 강하가 발생해도 속도의 저하는 적게 할 수 있다.

도 20에 본 발명의 제5실시예의 회로도를 도시하고, 도 21에는 도 20의 회로에 있어서의 제어신호와 동작파형을 도시하고 있다. 또한, 도 20의 회로에서는 도 6의 회로와 동일기능의 부분에 동일 명칭을 붙이고 있다.

도 20의 출력회로의 특징은 지금까지의 CMOS형 출력회로에서는 사용되고 있지 않았던 칩내 신호진폭(VCC-VSS)를 대진폭(VCCO-VLL)로 레벨변환하는 레벨변환회로 LEV1을 마련하고, 이러한 레벨변환회로 LEV1에 의해 하이레벨 출력용 MOS 트랜지스터의 게이트로 공급할 신호를 형성하도록 한 것 및 칩내 신호진폭(VCC-VSS)를 대진폭(VHL-VSSO)로 레벨변환하는 레벨변환회로 LEV2를 마련하고, 이러한 레벨변환회로 LEV2에 의해 로우레벨 출력용 MOS 트랜지스터의 게이트로 공급할 신호를 형성하도록 한 것에 있다.

여기에서, VLL은 칩내 또는 칩외에서 발생한 전압원이고, VSS, VSSO 이하의 레벨을 갖는 것으로 된다. 또, VHL은 마찬가지로 칩내 또는 칩외에서 발생한 전압원으로 되는 것이지만 그 레벨은 VLL과 달리 VCC 이상 또는 VCCO 이상의 레벨을 갖는 것으로 된다.

레벨변환회로 LEV1은 PMOS1의 게이트로 공급하는 구동신호(노드 N3의 신호)의 로우레벨을 즉 PMOS1을 온상태로 할 구동신호(N3)의 레벨을 VLL에 의해 VSS 이하의 증대된 레벨로 하므로 이러한 PMOS1을 충분하게 온상태로 한다.

PMOS1은 그 소오스가 VCCO레벨로 되고, 그 게이트가 노드 N3의 레벨로 되므로 그 게이트 소오스 사이에 부가되는 실효구동신호레벨은 (VCCO)-(N3레벨)로 된다. 이것은 PMOS1의 실효구동신호레벨이 VCCO의 변동에 따라 변동해 버리는 것을 의미한다. 그래서, VCCO의 레벨변동에 관계없이 PMOS1을 충분하게 구동하기 위해서는 노드 N3의 로우레벨 VSS레벨과 같은 레벨보다 더욱 저하시킨 레벨을 갖는 VLL레벨로 하는 편이 좋다. 노드 N3의 로우레벨의 증대의 정도는 명확하게 VLL레벨에 의존한다. 그래서, VCC의 레벨변동이나 VCCO의 레벨 변동에 관계없이 회로를 소정의 동작속도 이상의 동작속도로 하기 위해서는 VLL의 레벨을 VSS에 대해 VCC 또는 VCCO의 레벨변동과 대응한 레벨만큼 부방향으로 시프트한 값으로 하면 좋다.

레벨변환회로 LEV1의 상세한 회로구성은 도시하지 않지만 도 17의 승압회로(BST6)을 부분 변경한 것과 같은 회로롤 구성할 수도 있다. 예를 들면, 도 17의 회로에 있어서 용량 C1, PMOSB2 및 PMOSB3을 구성할 수도 있다. 예를 들면, 도 17의 회로에 있어서 용량 C1, PMOSB2 및 PMOSB3을 생략함과 동시에 노드 B2에 VLL을 공급하도록 하는 변경, CMOS궈성의 인버터회로 INVB1의 출력인 노드 B1에 소오스전극이 결합되고 NMOSB1의 게이트에 드레인전극이 결합되고 VSSO에 게이트가 결합된 추가의 제1PMOS를 마련하는 변경과 소오스가 노드 B2에 결합되고 게이트가 출력단자 OUT에 결합되고 또한 드레인이 상기 NMOSB1의 게이트와 상기 추가의 제1PMOS의 드레인에 결합된 추가의 제1nMOS를 마련하는 변경을 실행하면 좋다. 이 변경에 의해, 도 17의 출력단자 OUT에서 VLL 레벨의 로우레벨을 갖는 신호를 출력시킬 수 있다.

도 17의 상기 변경에 있어서, 추가의 제1PMOS는 말하자면 컷트 MOS 트랜지스터를 구성하고, 인버터회로INVB1의 출력이 VSSO레벨과 같은 로우레벨로 되었을 때 그것에 따라서 자동적으로 오프상태로 되어 NMOSB1의 게이트의 부전위레벨로의 변화를 가능하게 한다.

추가의 제1nMOS는 정규환용 MOS 트랜지스터를 구성하고, NMOSB1이 오프상태로 될 때 출력 OUT레벨의 참조에 의해 NMOSB1의 게이트전위를 노드 B2에 있어서의 VLL레벨로 구동한다.

추가의 제1PMOS와 추가의 제1nMOS는 그들 조합에 의해 노드 B1의 로우레벨, 즉, VSSO레벨의 VLL레벨로 레벨시프트하는 일종의 레벨시프트회로를 구성한다.

여기에서, 상술한 바와 같이 변경된 도 17의 회로에 있어서, 인버터회로 INVB1은 그 입력단자 IN에 부가되는 입력신호의 레벨진폭이 VCC레벨의 비교적 작은 진폭이라도 이러한 인버터회로 INVB1의 동작전원전압이 VCC레벨이면 VCC 진폭레벨의 입력신호에 대해서 양호한 CMOS회로동작을 실행하게 된다. 이 경우, 인버터회로INVB1은 그 동작전원전압이 VCC레벨인 것에 의해 VCC진폭레벨의 출력신호를 노드 B1로 출려하게 된다. 이 경우, 도 17의 PMOSB1의 소오스에 부가되는 VCCO와 노드 B1의 신호의 하이레벨(VCC)와의 차전압이 PMOSB1의 임계값전압보다 작으므로, 노드 B1에 있어서의 VCC진폭레벨의 신호에 의해서도 PMOSB1을 온, 오프 구동할 수 있다.

VCCO와 VCC와의 전위차가 PMOSB1의 임계값전압보다 크면 도 17의 인버터회로INVB1은 게이트 드레인이 교차 접속되고, 또한 소오스가 변환할 전압레벨로 된 한쌍의 pMOS 및 이러한 한쌍의 pMOS의 각각의 드레인과 VSSO 사이에 마련되고 VCC진폭레벨의 상보입력신호에 의해 각각의 게이트가 상보구동되는 한쌍의 nMOS를 포함하는 바와 같은 공지의 CMOS구성의 레벨변환회로로 변경할 수 있다.

레벨변환회로 LEV2는 NMOS2의 게이트로 공급하는 구동신호(N4)의 하이 레벨, 즉 NMOS2를 온 상태로 할 구동신호(N4)의 레벨을 VHL에 의해 VCC 또는 VCCO 이상으로 증대된 레벨로 하므로, 이러한 NMOS2를 충분하게 온 상태로 한다. NMOS2의 게이트 소오스 사이에 부가되는 실효적인 구동신호레벨은 VSS전위의 부유가 발생하는 것에 의해 명확하게 감소한다. 그래서, VSS의 레벨변동이나 VSSO의 전위부유에 관계없이 회로를 소정의 동작속도 이상의 동작속도로 하기 위해서는 VHL의 레벨을 VCC 또는 VCCO레벨에 대해 VSS 또는 VSSO의 전위부유와 대응한 레벨만큼 정방향으로 시프트한 값으로 하면 좋다.

레벨변환회로LEV2는 그 상세한 회로구성은 도시하지 않지만 컷트 MOS 트랜지스터와 정규환 MOS 트랜지스터를 사용하는 레벨시프트회로의 이용에 의해 그것을 구성할 수 있다. 예를 들면, 도 18의 회로에서 인버터회로INVB1, 용량C1, NMOSB2, NMOSB3을 제거하고 대신에 노드 N2로 VHL을 공급하도록 하는 변경, 입력단자 IN과 PMOSB1의 게이트 사이에 그의 소오스 드레인통로가 마련되고 또한 그 게이트전극이 VCC 또는 VCCO에 결합되는 추가의 제2nMOS를 마련하는 변경 및 노드 B2와 PMOSB1의 게이트전극 사이에 그의 소오스 드레인통로가 마련되고 또한 그 게이트전극이 출력단자 OUT에 결합된 추가의 제2pMOS를 마련하는 변경에 의해 그것을 구성할 수 있다.

레벨변화회로LEV2는 레벨변환회로LEV1과 같은 정레벨출력과 부레벨출력의 양쪽의 레벨의 출력이 전제로 되는 회로와의 달리 한쪽의 극성의 출력을 형성하면 좋으므로 그 회로구성은 비교적 간결하게 할 수 있다.

VLL, VHL은 칩내의 전용회로와 같은 별도의 공통회로에 의해 발생시키거나 또는 칩외부의 공통회로에 의해 발생시키는 편이 출력회로 그 자체의 내부에서의 차지펌프동작에 의한 다이나믹동작에 의해 발생시키는 경우보다 정밀도 좋게 각각의 전압값을 결정할 수 있고 또 신속하게 노드 N3, N4로 구성전압을 공급할 수 있다.

다음에, 도 20의 실시예의 동작에 대해서 설명한다.

출력데이타가 로우레벨로 될 때 즉 입력신호 DOT=로우레벨, DOB=하이레벨일 때는 도 20의 회로는 도 21의 실선과 같이 변화하는 신호를 형성하도록 동작한다.

즉, 우선 출력데이타 DOT, DOB가 각각 로우레벨, 하이레벨로 결정되고, 제어신호 DOE가 하이레벨로 되면 그것에 따라서 내부노드 N2가 로우레벨로 되고, 레벨변환회로LEV2에 의해 NMOS2의 게이트가 결합되어 있는 노드 N4가 VCCO 이상의 전압인 VHL로 상승된다. 이것에 의해, VSSO에 부유가 발생해도 회로의 속도의 저하는 적게 할 수 있다.

출력데이타가 하이레벨로 될 때 즉 DOT=하이레벨, DOB=로우레벨일 때는 회로는 도 21의 점선과 같이 동작한다.

즉, 우선 출력데이타 DOT, DOB가 각각 하이레벨, 로우레벨로 결정되고, 제어신호 DOE가 하이레벨로 되면 내부노드 N1이 로우레벨로 되고 레벨변환회로LEV1a에 의해 게이트 N3이 VSSO 이하, 전압인 VLL로 하강된다. 이것에 의해, VCCO에 전압강하가 발생해도 속도의 저하는 적게 할 수 있다.

도 22에 본 발명의 제6실시예의 회로도를 도시하고, 도 23에는 도 22의 회로의 제어신호와 동작파형을 도시하고 있다. 또한, 도 22의 회로에서는 도 6의 회로와 동일기능의 회로부분에는 도 6의 그것과 동일부호를 붙이고 있다.

도 22의 구성의 특징은 지금까지의 CMOS형 출력회로에서는 사용되고 있지 않았던 칩내 신호진포(VCC-VSS)를 대진폭(VHL-VLL)로 레벨변환하는 레벨변환회로LEV3을 마련하고, 이러한 레벨변환회로LEV3의 출력(노드N3)을 하이레벨 출력용 MOS 트랜지스터 즉 PMOS1의 게이트로 공급할 구동신호로 하는 것 및 칩내 신호진폭(VCC-VSS)를 대진폭(VHL-VLL)로 레벨변환하는 레벨전환회로LEV4를 마련하고, 이러한 레벨변환회로LEV4의 출력(노드N3)을 로우레벨 출력용 MOS 트랜지스터 즉 NMOS2의 게이트로 공급할 구동신호로 하는 것에 있다.

레벨변환회로LEV3은 그 구체적 회로구성은 도시하지는 않지만 상술한 도 20의 실시예에서 설명한 바와 같은 도 17, 도 18의 변경과 마찬가지의 레벨시프트기술에 의해 그것을 구성할 수 있다. 예를 들면, 도 17의 회로를 레벨변환회로LEV3을 향해서 변경하는 것으로 하면 NMOSB1에 관련해서는 상술한 것과 마찬가지인 pMOS로 이루어지는 컷트 MOS 트랜지스터와 nMOS로 이루어지는 정귀환 MOS 트랜지스터를 추가의 변경을 실행하고, PMOSB1에 관련해서 nMOS로 이루어지는 컷트 MOS 트랜지스터와 pMOS로 이루어지는 정귀환 MOS 트랜지스터를 추가하는 변경을 실행하면 좋다.

이 도 17의 회로의 변경구성에 있어서는 VHL에서 VLL까지의 진폭의 레벨변환신호를 얻기 위해 PMOSB1의 소오스에 VHL을 인가하고 노드 B2에 VLL을 인가하게 된다.

레벨변환회로LEV4도 레벨변환회로LEV3과 마찬가지인 구성으로 할 수 있는 것은 물론이다.

레벨변환회로LEV3에 의해, 노드 N3을 하이레벨 출력시의 VCCO의 저하분에 맞춘 분 이상으로 하강시킬 수 있게 되고, 그것에 따라서 VCCO의 저하에 관계없이 PMOS1을 강하게 도통시킬 수 있게 된다. 그 결과로서 동작속도의 저하를 저감할 수 있다,

레벨변환회로LEV4에 의해, 노드 N4를 로우레벨 출력시의 VSSO의 부상분에 맞춘 분 이상으로 상승시킬 수 있게 되고, 그것에 따라서 VSSO의 부상에 관계없이 NMOS2를 강하게 도통시킬 수 있게 된다. 그 결과로서 동작속도의 저하를 저감할 수 있다.

또, 제어신호 DOE의 로우레벨에 의해 지시되는 출력회로의 비동작시에는 노드 N3이 VCCO 이상의 전위로 되므로 PMOS1이 비교적 작은 임계값전압 특성을 가질 때 문제로 되는 소위 서브스레쉬홀드전류에 관계없이 PMOS1을 확실하게 오프상태로 할 수 있다. 마찬가지로, 노드 N4가 VSSO 이하의 전위로 되므로 NMOS2도 확실하게 오프상태로 할 수 있다. 이와 같이, PMOS1, NMOS2에 임계값전압VTH가 낮은 MOS 트랜지스터를 사용하는 경우라도 회로시스템의 대기시와 같은 출력회로의 비동작상태에 있어서 회로의 소비전력을 저감할 수 있다.

다음에, 도 22의 실시예의 회로의 동작에 대해서 설명한다.

출력데이타가 로우레벨로 될 때 즉 DOT=로울레벨, DOB=하이레벨일 때는 도 22의 회로는 도 23의 실선과 같이 변화하는 신호를 형성하도록 동작한다.

대기시 즉 데이타 출력시 이외에서는 제어신호 DOE는 로우레벨이고, 내부 노드 N1, N2는 하이레벨이다. 이 때, PMOS1의 게이트에 연결되는 노드 N3은 레벨변환회로LEV3에 의해 VCCO 이상의 VHL레벨로 되어 있고, NMOS2의 게이트에 연결되는 노드 N4는 레벨변환회로LEV4에 의해 VSSO 이하의 VLL로 되어 있다,

이것에 의해, PMOS1, NMOS2는 확실하게 오프상태로 된다.

다음에, 도시하지 않은 내부회로의 출력데이타인 데이타 DOT, DOB의 레벨이 도 23과 같이 로우레벨, 하이레벨로 확정된 타이밍에 있어서 제어신호 DOE가 하이레벨로 되면 내부노드 N2가 로우레벨로 된다. 그것에 따라서, 레벨변환회로LEV4에 의해 NOOS2의 게이트(노드 N4)가 VSSO 이하의 전위인 VLL에서 VHL의 전위로 상승된다. 이것에 의해, VSSO에 부유가 발생해도 속도의 저하는 적게 할 수 있다.

출력데이타가 하이레벨로 되면 이미 즉 DOT=하이레벨, DOB=로우레벨일 때는 회로는 도 23의 점선과 같은 신호를 형성하도록 동작한다.

즉, 우선 입력데이타 DOT, DOB 가 하이레벨, 로우레벨로 결정되고 그 후 제어신호 DOE가 하이레벨로 되면 내부노드 N1이 로우레벨로 된다. 이것에 따라서, 레벨변환회로LEV3에 의해 PMOS1의 게이트(노드 N3)이 VSSO 이하의 전위인 VLL레벨로 전위강하된다. 이것에 의해, VCCO에 전위강하가 발생해도 속도의 저하는 적게 할 수 있다.

도 24, 도 25는 본 발명의 제5실시예인 반도체칩의 주요부 단면을 도시하고 있다. 도 24는 소위 2중웰구조의 COMS반도체칩의 단면을 모식적으로 도시하고, 도 25는 소위 3중웰구조의 COMS반도체칩의 단면을 모식적으로 도시하고 있다. 또한, 도 24, 도 25에서 상술한 실시예와 동일기능의 부분에는 동일부호를 붙이고 있다.도 24, 도 25에 있어서, n+는 N형 확산층, p+는 P형 확산층, n-는 N형 웰 영역, p-는 P형 웰영역, FG는 MOS 트랜지스터의 게이트전극, VBB는 반도체기판에 부가될 기판전원이다.

도 24의 2중웰구조의 CMOS반도체칩에 있어서는 필요로 되는 여러개의 nMOS는 공통의 P형 웰영역 p-에 형성되고 공통으로 기판전위 VBB가 부가된다.

이 구조는 여러개의 nMOS의 기판게이트(즉 P형 웰영역p-)의 전위가 동일하게 된다. 그 때문에, 도 17의 NMOSB1과 같이 기판게이트를 노드 B2에 접속하는 회로접속은 할 수 없다. 2중웰구조를 갖는 CMOS반도체 디바이스구조라도 도 17의 NMOSB1의 기파게이트를 동일 도면과 같이 노드 B2ni 접속하는 대신 회로의 공통의 최저전위점 VBB에 접속하는 변경은 가능하다. 그러나, 그 경우는 NMOSB1의 기판게이트에 바이어스전압 VBB가 인가되는 것에 의해, 이러한 MMOSB1의 실질상의 임계값전압이 증대하고 NMOSB1을 충분히 낮은 온저항을 갖도록 구동하는 것이 곤란하게 된다.

도 25의 3중웰구조의 경우는 여러개의 nMOS의 기판게이트는 서로 전기적으로 분리하는 것이 가능하다. 그 때문에, 도 17의 NMOSB1과 같은 접속이 가능하게 된다. NMOSB1은 그 기판게이트로의 바이어스전압의 인가가 회피되는 것에 의해, 백바이어스효과에 의한 임계값전압의 증대가 회피되어 그 임계값전압VTH를 낮게 할 수 있다. 이 때문에, 도 17의 회로에 있어서는 노드 B2에서 노드 B2에서 노드 N3으로 능률좋게 충방전시킬 수 있다.

이상의 실시예에서 기술한 바와 같이, VSSO의 전위부유에 의한 출력회로의 동작의 지연을 방지할 수 있고 그 결과로서의 회로를 고속화할 수 있다.

Claims (34)

1. 출력단자, 그의 소오스에 전원단자를 거친 동작전압이 인가되고 또한 그의 드레인에 의해 상기 출력단자에 출력신호를 부여하도록 그의 소오스 드레인통로가 상기 전원단자와 상기 출력단자 사이에 마련되어 이루어지는 제1출력 MOS 트랜지스터 및 상기 제1출력 MOS 트랜지스터의 게이트로 공급할 구동신호를 형성하는 제1진폭변환회로를 포함하는 출력회로를 갖고,

   상기 제1진폭변환회로는 전압승압동작에 따라서 형성되는 승압전압을 진폭변환할 입력신호에 응답하여 스위치 출력하는 스위치소자를 포함하고, 상기 제1출력 MOS 트랜지스터를 도통방향으로 구동시키는 신호레벨을 상기 승압전압에 따라서 형성되는 신홀벨로 하는 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서,

   상기 제1진폭변환회로는 용량소자 및 이러한 용량소자의 단자 사이에 충전전압을 인가하는 제1상태와 이러한 용량소자의 한쪽의 전극에 구동전압을 인가하는 것에 의해 이러한 용량소자의 다른쪽의 전극에 승압전압을 일으키게 하는 제2상태를 취하는 승압회로를 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
3. 제2항에 있어서,

   상기 승압회로는 상기 진폭변환될 입력신호에 의해 상기 스위치소자와 동기해서 동작되는 것을 특징으로 하는 반도체장치.
4. 제1항에 있어서,

   외부전원전압을 받고 그것보다 작은 전압인 제1동작전압을 형성하는 강압회로와

   상기 강압회로로부터의 상기 동작전압에 의 동작되는 MOS 트랜지스터를 포함하는 내부회로를 더 구비하여 이루어지고,

   상기 제1진폭변환회로는 상기 내부회로에서 출력되는 신호를 그의 신호로 하는 것을 특징으로 하는 반도체장치.
5. 제4항에 있어서

   상기 제1진폭변환회로는 용량소자 및 이러한 용량소자의 단자 사이에 충전전압을 인가하는 제1상태와 이러한 용량소자의 한쪽의 전극에 구동전압을 인가하는 것에 의해 이러한 용량소자의 다른쪽의 전극에 승압전압을 일으키게 하는 제2상태를 취하는 승압회로를 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
6. 제5항에 있어서,

   상기 승압회로는 상기 진폭변환될 입력신호에 의해 상기 스위치소자와 동기에서 동작되는 것인 것을 특징으로 하는 반도체장치.
7. 제6항에 있어서,

   상기 승압회로는 상기 강압회로로부터의 상기 동작전압에 의해 동작되는 CMOS회로에 의해 상기 용량소자의 한쪽의 전극에 인가될 상기 구동전압을 형성하도록 하는 것을 특징으로 하는 반도체장치.
8. 제7항에 있어서,

   상기 CMOS회로는 CMOS인버터회로로 이루어지는 것을 특징으로 하는 반도체장치.
9. 제8항에 있어서,

   상기 승압회로는 상기 전원단자를 거친 상기 동작전압에 의해 동작되는 CMOS회로에 의해 상기 용량소자의 한쪽의 전극에 인가될 상기 구동전압을 형성하도록 되어 있는 것을 특징으로 하는 반도체장치.
10. 제1항~제9항 중의 어느 한 항에 있어서,

    상기 제1출력트랜지스터는 그의 소오스가 회로의 기준전위점측의 제1전원단자에 결합된 n채널형 MOS 트랜지스터로 이루어지고,

    상기 제1진폭변환회로는 상기 기준전위에 대해서 플러스전위인 승압전압을 형성하도록 구성되어 이루어지는 것을 특징으로 하는 반도체장치.
11. 제10항에 있어서,

    상기 출력회로는 그의 소오스에 제2전원단자를 거쳐서 상기 기준전위점에 대해 정의 전원전위가 인가되는 상태를 갖고 제2전원단자와 상기 출력단자 사이에 그의 소오스 드레인통로가 마련되는 p채널형 MOS 트랜지스터로 이루어지는 제2출력 MOS 트랜지스터 및 상기 제2출력 MOS 트랜지스터의 게이트로 공급할 제2구동신호를 형성하는 제2진폭변환회로를 더 포함하고,

    상기 제2진폭변환회로는 상기 제2출력 MOS 트랜지스터의 도통을 강하게 하는 방향의 전위인 승압전압을 형성하도록 구성되어 이루어지는 것을 특징으로 하는 반도체장치.
12. 제10항에 있어서,

    상기 제1진폭변환회로와 상기 제2진폭변환회로는 모두 상기 진폭변환할 입력신호에 응답해서 각각의 승압전압을 형성하는 것인 것을 특징으로 하는 반도체장치.
13. 제10항에 있어서,

    상기 출력회로는 그의 드레인이 제2전원단자에 접속되고 그의 소오스에서 상기 출력단자로 출력신호를 부가하는 n채널형 MOS 트랜지스터로 이루어지는 제2출력트랜지스터 및 상기 제2출력트랜지스터의 게이트로 공급할 제2구동신호를 형성하는 제2진폭변환히로를 더 포함하고,

    상기 제2진폭변환회로는 상기 제2출력트랜지스터의 도통을 강하게 하는 바양의 전위인 승압전압을 형성하도록 구성되어 이루어지는 것을 특징으로 하는 반도체장치.
14. 제4항~제9항 중의 어느 한 항에 있어서,

    상기 제1출력트랜지스턴은 그의 소오스가 회로의 기준전위점측의 제1전원단자에 결합된 n채널형 MOS트랜지스터로 이루어지고,

    상기 제1진폭변환회로는 상기 기준전위에 대해서 플러스전위인 승압전압을 형성하도록 구성되어 이루어지는 것을 특징으로 하는 반도체장치.
15. 제14항에 있어서,

    상기 출력회로를 그의 소오스에 제2전원단자를 거쳐서 상기 기준전위점에 대해 정의 전원전위가 인가되는 상태를 갖고 상기 제2전원단자와 상기 출력단자 사이에 그의 소오스 드레인통로가 마련되는 p채널형 MOS 트랜지스터로 이루어지는 제2출력 MOS 트랜지스터 및 상기 제2출력 MOS 트랜지스터의 게이트로 공급할 제2구동신호를 형성한은 제2진폭변환회로를 더 포함하고,

    상기 제2진폭변환회로는 상기 제2출력 MOS 트랜지스터의 도통을 강하게 하는 방향의 전위인 승압전압을 형성하도록 구성되어 이루어지는 것을 특징으로 하는 반도체장치.
16. 제14항에 있어서,

    상기 제1진폭변환회로와 상기 제2진폭변환회로는 모두 상기 진폭변환할 입력신호에 응답해서 각각의 승압전압을 형성하는 것인 것을 특징으로 하는 반도체장치.
17. 제14항에 있어서,

    상기 출력회로는 그의 드레인이 제2전원단자에 접속되고 그의 소오스에서 상기 출력단자로 출력신호를 부가하는 n채널형 MOS 트랜지스터로 이루어지는 제2출력트랜지스터 및 상기 제2출력트랜시터의 게이트로 공급할 제2구동신호를 형성하는 제2진폭변환회로를 더 포함하고,

    상기 제2진폭변환회로는 상기 제2출력트랜지스터의 도통을 강하게 하는 방향의 전위인 승압전압을 형성하도록 구성되어 이루어진 것을 특징으로하는 반도체장치.
18. 제14항에 있어서,

    상기 출력트랜지스터는 그의 게이트산화막이 상기 내부회로를 구성하는 MOS 트랜지스터보다 고내압인 것을 특징으로 하는 반도체장치.
19. 내부회로와 상기 내부회로로부터의 신호를 그의 입력에 받는 출력회로를 갖는 반도체장치로서,

    상기 내부회로로는 제1전원접속점과 제2전원접속점을 거쳐서 전원이 공급되고,

    상기 출력회로는 제3전원접속점과 제4전원접속점 사이에 직렬접속된 제1도전형의 제1 및 제2MOS트랜지스터,

    상기 제1MOS트랜지스터와 제2MOS 트랜지스터와의 공통접속노드에 접속되는 출력단자,

    상기 제1전원접속점의 전위와 상기 제2전원접속점의 전위 사이에 전압진폭을 갖는 제1신호를 상기 내부회로에서 받고 상기 제1MOS 트랜지스터의 게이트를 구동하기 위한 제2신호로 변환하는 제1진폭변환회로 및

    상기 내부회로로부터의 상기 제1신호를 받고 상기 제2MOS 트랜지스터의 게이트를 구동하기 위한 제3신호로 변환하는 제2진폭변환회로를 구비하고,

    상기 제2 및 제3신호의 진폭은 상기 제1신호의 그것보다 큰 것을 특징으로 하는 반도체장치.
20. 제19항에 있어서,

    상기 제2전원접속점의 전위와 상기 제4전원접속점의 전위가 동일한 것을 특징으로 하는 반도체장치.
21. 제20항에 있어서,

    상기 제2 및 제3신호의 로우레벨은 상기 제1신호의 로우레벨과 동일한 것을 특징으로 하는 반도체장치.
22. 제21항에 있어서,

    상기 제1 및 제2진폭변환회로는 용량에 따라 다이나믹하게 전위레벨을 승압하는 승압회로를 갖는 것을 특징으로 하는 반도체장치.
23. 제22항에 있어서,

    상기 제1전원접속점의 전위와 상기 제3전원접속점의 전위가 동일한 것을 특징으로 하는 반도체장치.
24. 제22항에 있어서,

    상기 제3전원접속점에는 상기 반도체장치의 외부에서 전원전압이 공급되고 상기 제1전원접속점의 전위는 상기 제3전원접속점의 전위를 받는 상기 반도체장치 내의 강압회로에 의해 상기 제3전원접속점의 전위로 형성되는 것을 특징으로 하는 반도체장치.
25. 내부회로와 상기 내부회로로부터의 신호를 그의 입력에 받는 출력회로를 갖는 반도체장치로서,

    상기 출력회로는 제3전원접속점과 제4전원접속점 사이에 직렬접속된 제1도전형의 제1MOS 트랜지스터, 제2도전형의 제2MOS 트랜지스터, 상기 제1MOS 트랜지스터와 상기 제2MOS 트랜지스터와의 공통접속노드에 접속되는 출력단자, 상기 제1전원접속점의 전위와 상기 제2전원접속점의 전위 사이의 전압진폭을 갖는 제1신호를 상기 내부회로에서 받고 상기 제1MOS 트랜지스터의 게이트를 구동하기 위한 제2신호로 변환하는 제1진폭변환회로 및 상기 내부회로로부터의 상기 제1신호를 받고 상기 제2MOS 트랜지스터의 게이트를 구동하기 위한 제3신호로 변환하는 제2진폭변환회로를 구비해서 이루어지고,

    상기 제2 및 제3신호의 전압진폭은 상기 제1신호의 그것보다 큰 것을 특징으로 하는 반도체장치.
26. 제25항에 있어서,

    상기 제1전원접속점의 전위와 상기 제3전원접속점의 전위가 동일하고, 상기 제2전원접속점의 전위와 상기 제4전원접속점의 전위가 동일한 것을 특징으로 하는 반도체장치.
27. 제26항에 있어서,

    상기 제2신호의 하이레벨은 상기 제1신호의 하이레벨과 동일하고,

    상기 제3신호의 로우레벨은 상기 제1신호의 로우레벨과 동일한 것을 특징으로 하는 반도체장치.
28. 제27항에 있어서,

    용량에 따라 다이나믹하게 전위레벨을 승압하는 승압회로를 갖는 것을 특징으로 하는 반도체장치.
29. 제19항에 있어서,

    상기 제2, 제3 신호진폭레벨의 신호가 게이트에 부가되는 제1, 제2도전형의 MOS 트랜지스터의 그의 게이트 산화막이 상기 내부회로를 구성하는 MOS 트랜지스터보다 고내압인 것을 특징으로 하는 반도체장치.
30. 제25항에 있어서,

    상기 제2, 제3 신호진폭레벨의 신호가 게이트에 부가되는 제1, 제2도전형의 MOS 트랜지스터는 그의 게이트 산화막이 상기 내부회로를 구성하는 제1, 제2도전형 MOS 트랜지스터보다 고내압인 것을 특징으로 하는 반도체장치.
31. 제19항 또는 제20항에 있어서,

    상기 제1, 제2진폭변환회로는 칩내 또는 칩외에서 발생한 상기 제3전원접속점의 전위보다 높은 제5전원접속점의 전위, 상기 제4전원접속점의 전위보다 낮은 제6전원접속점의 전위를 사용하는 수단을 갖는 것을 특징으로 하는 반도체장치.
32. 제31항에 있어서,

    상기 제2신호의 로우레벨은 상기 제4전원접속점의 전위와 동일하고,

    상기 제3신호의 하이레벨은 상기 제3전원접속점의 전위와 동일한 것을 특징으로 하는 반도체장치.
33. 제31항에 있어서,

    상기 제2신호와 상기 제3신호는 그의 하이레벨, 로우레벨이 동일한 것을 특징으로 하는 반도체장치.
34. 제26항에 있어서,

    상기 제2신호의 로우레벨은 상기 제1신호의 로우레벨과 동일하고,

    상기 제3신호의 하이레벨은 상기 제1신호의 하이레벨과 동일한 것을 특징으로 하는 반도체장치.