JP3362890B2 - バツフア回路 - Google Patents
バツフア回路Info
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Description
【０００１】
【目次】以下の順序で本発明を説明する。
産業上の利用分野
従来の技術（図９）
発明が解決しようとする課題（図９）
課題を解決するための手段（図１、図２及び図５）
作用（図１、図２及び図５）
実施例（図１〜図８）
発明の効果
【０００２】
【産業上の利用分野】本発明はバツフア回路に関し、特
にＣＭＯＳ（complementary metal oxide semiconducto
r)構成のバツフア回路に適用して好適なものである。
にＣＭＯＳ（complementary metal oxide semiconducto
r)構成のバツフア回路に適用して好適なものである。
【０００３】
【従来の技術】従来、集積回路及び外部回路間に介挿さ
れるＣＭＯＳ構成のバツフア回路として図９に示すよう
なものがある。
れるＣＭＯＳ構成のバツフア回路として図９に示すよう
なものがある。
【０００４】すなわち図９において、１は全体としてバ
ツフア回路を示し、ＮチヤネルＭＯＳ形のトランジスタ
Ｑ１及びＰチヤネルＭＯＳ形のトランジスタＱ２のゲー
トにそれぞれ集積回路側の出力信号Ｓ１が入力され、当
該出力信号Ｓ１の電圧レベルに応じてトランジスタＱ１
及びトランジスタＱ２がオン、オフ動作することによ
り、外部回路としての負荷容量ＣL に対して電源ＶCCか
ら電荷を充放電するようになされている。
ツフア回路を示し、ＮチヤネルＭＯＳ形のトランジスタ
Ｑ１及びＰチヤネルＭＯＳ形のトランジスタＱ２のゲー
トにそれぞれ集積回路側の出力信号Ｓ１が入力され、当
該出力信号Ｓ１の電圧レベルに応じてトランジスタＱ１
及びトランジスタＱ２がオン、オフ動作することによ
り、外部回路としての負荷容量ＣL に対して電源ＶCCか
ら電荷を充放電するようになされている。
【０００５】ここで当該バツフア回路１が設けられた集
積回路を駆動するために電源電池を用いることが考えら
れており、このとき１〜1.5 〔Ｖ〕程度の低い電源電圧
で動作することが必要となる。一般にバツフア回路１の
負荷には大きな容量（ＣL ）が付く場合が多く、これを
高速で駆動するためにはバツフア回路１が充分な駆動能
力を有している必要がある。
積回路を駆動するために電源電池を用いることが考えら
れており、このとき１〜1.5 〔Ｖ〕程度の低い電源電圧
で動作することが必要となる。一般にバツフア回路１の
負荷には大きな容量（ＣL ）が付く場合が多く、これを
高速で駆動するためにはバツフア回路１が充分な駆動能
力を有している必要がある。
【０００６】
【発明が解決しようとする課題】ところが電源電圧が低
くなるとトランジスタが供給できる電流も小さくなるこ
とにより、バツフア回路１の駆動能力も低下し、動作速
度が低下する問題があつた。
くなるとトランジスタが供給できる電流も小さくなるこ
とにより、バツフア回路１の駆動能力も低下し、動作速
度が低下する問題があつた。
【０００７】この問題点を解決するための一つの方法と
して、トランジスタのチヤネル幅Ｗを大きくする方法が
考えられるが、トランジスタのドレイン電流Ｉd は電圧
の二乗に比例するのに対して、チヤネル幅Ｗでは比例と
なり当該チヤネル幅を格段的に大きくする必要がある。
しかしこの場合バツフア回路１の入力容量も大きくなつ
て、バツフア回路自体を駆動することが困難になる問題
があつた。従つて低電源電圧で動作させる場合、バツフ
ア回路１の大幅な低速化を避け得ない問題があつた。
して、トランジスタのチヤネル幅Ｗを大きくする方法が
考えられるが、トランジスタのドレイン電流Ｉd は電圧
の二乗に比例するのに対して、チヤネル幅Ｗでは比例と
なり当該チヤネル幅を格段的に大きくする必要がある。
しかしこの場合バツフア回路１の入力容量も大きくなつ
て、バツフア回路自体を駆動することが困難になる問題
があつた。従つて低電源電圧で動作させる場合、バツフ
ア回路１の大幅な低速化を避け得ない問題があつた。
【０００８】本発明は以上の点を考慮してなされたもの
で、低電源電圧においても充分な動作速度で動作するバ
ツフア回路を提案しようとするものである。
で、低電源電圧においても充分な動作速度で動作するバ
ツフア回路を提案しようとするものである。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ＮチヤネルＭＯＳ型の第１のトラ
ンジスタＱ１ 及びＰチヤネルＭＯＳ型の第２のトラン
ジスタＱ２ のゲートに集積回路の出力信号Ｓ１を入力
し、第１及び第２のトランジスタＱ１ 、Ｑ２ の動作に
応じて出力信号Ｓ１を第１及び第２のトランジスタＱ
１ 、Ｑ２ の接続端から外部に出力するバツフア回路４
０において、集積回路の出力信号Ｓ１を遅延させる遅延
回路４５と、集積回路の出力信号Ｓ１に基づいて動作す
る第３のトランジスタＱＡ１と、集積回路の出力信号Ｓ
１に基づいて動作する第４のトランジスタＱＢ１と、遅
延回路４５及び第３のトランジスタＱＡ１の出力端間に
設けられた第１の容量Ｃと、遅延回路４５及び第４のト
ランジスタＱＢ１の出力端間に設けられた第２の容量Ｃ
´とを有し、第３のトランジスタＱＡ１及び第４のトラ
ンジスタＱＢ１の双方の出力Ｓ２、Ｓ３のレベル制御に
遅延回路４５を共用し、当該遅延回路４５により集積回
路の出力信号Ｓ１を遅延させて得られた遅延信号Ｓ４５
の立ち上がりに基づいて第３のトランジスタＱＡ１の出
力Ｓ２を所定レベルまで引き上げて第１のトランジスタ
Ｑ１ のゲートに入力すると共に、遅延回路４５により
得られた遅延信号Ｓ４５の立ち下がりに基づいて第４の
トランジスタＱＢ１の出力Ｓ３を所定レベルまで引き下
げて第２のトランジスタＱ２ のゲートに入力するよう
にした。
め本発明においては、ＮチヤネルＭＯＳ型の第１のトラ
ンジスタＱ１ 及びＰチヤネルＭＯＳ型の第２のトラン
ジスタＱ２ のゲートに集積回路の出力信号Ｓ１を入力
し、第１及び第２のトランジスタＱ１ 、Ｑ２ の動作に
応じて出力信号Ｓ１を第１及び第２のトランジスタＱ
１ 、Ｑ２ の接続端から外部に出力するバツフア回路４
０において、集積回路の出力信号Ｓ１を遅延させる遅延
回路４５と、集積回路の出力信号Ｓ１に基づいて動作す
る第３のトランジスタＱＡ１と、集積回路の出力信号Ｓ
１に基づいて動作する第４のトランジスタＱＢ１と、遅
延回路４５及び第３のトランジスタＱＡ１の出力端間に
設けられた第１の容量Ｃと、遅延回路４５及び第４のト
ランジスタＱＢ１の出力端間に設けられた第２の容量Ｃ
´とを有し、第３のトランジスタＱＡ１及び第４のトラ
ンジスタＱＢ１の双方の出力Ｓ２、Ｓ３のレベル制御に
遅延回路４５を共用し、当該遅延回路４５により集積回
路の出力信号Ｓ１を遅延させて得られた遅延信号Ｓ４５
の立ち上がりに基づいて第３のトランジスタＱＡ１の出
力Ｓ２を所定レベルまで引き上げて第１のトランジスタ
Ｑ１ のゲートに入力すると共に、遅延回路４５により
得られた遅延信号Ｓ４５の立ち下がりに基づいて第４の
トランジスタＱＢ１の出力Ｓ３を所定レベルまで引き下
げて第２のトランジスタＱ２ のゲートに入力するよう
にした。
【００１０】また本発明においては、ＮチヤネルＭＯＳ
型の第１のトランジスタＱ１ 及びＰチヤネルＭＯＳ型
の第２のトランジスタＱ２ のゲートに集積回路の出力
信号Ｓ１を入力し、第１及び第２のトランジスタ
Ｑ１ 、Ｑ２ の動作に応じて出力信号Ｓ１を第１及び第
２のトランジスタＱ１ 、Ｑ２ の接続端から外部に出力
するバツフア回路４０において、集積回路の出力信号Ｓ
１を遅延させる第１及び第２のインバータ４３、４４
と、集積回路の出力信号Ｓ１に基づいて動作する第３の
トランジスタＱＡ１と、集積回路の出力信号Ｓ１に基づ
いて動作する第４のトランジスタＱＢ１と、第１及び第
２のインバータ４３、４４と第３のトランジスタＱＡ１
との出力端間に設けられた第１の容量Ｃと、第１及び第
２のインバータ４３、４４と第４のトランジスタＱＢ１
との出力端間に設けられた第２の容量Ｃ´とを有し、第
３のトランジスタＱＡ１及び第４のトランジスタＱＢ１
の双方の出力Ｓ２、Ｓ３のレベル制御に第１及び第２の
インバータ４３、４４を共用し、当該第１及び第２のイ
ンバータ４３、４４により集積回路の出力信号Ｓ１を遅
延させて得られた遅延信号Ｓ４５の立ち上がりに基づい
て第３のトランジスタＱＡ１の出力Ｓ２を所定レベルま
で引き上げて第１のトランジスタＱ１ のゲートに入力
すると共に、第１及び第２のインバータ４３、４４によ
り得られた遅延信号Ｓ４５の立ち下がりに基づいて第４
のトランジスタＱＢ１の出力Ｓ３を所定レベルまで引き
下げて第２のトランジスタＱ２ のゲートに入力するよ
うにした。
型の第１のトランジスタＱ１ 及びＰチヤネルＭＯＳ型
の第２のトランジスタＱ２ のゲートに集積回路の出力
信号Ｓ１を入力し、第１及び第２のトランジスタ
Ｑ１ 、Ｑ２ の動作に応じて出力信号Ｓ１を第１及び第
２のトランジスタＱ１ 、Ｑ２ の接続端から外部に出力
するバツフア回路４０において、集積回路の出力信号Ｓ
１を遅延させる第１及び第２のインバータ４３、４４
と、集積回路の出力信号Ｓ１に基づいて動作する第３の
トランジスタＱＡ１と、集積回路の出力信号Ｓ１に基づ
いて動作する第４のトランジスタＱＢ１と、第１及び第
２のインバータ４３、４４と第３のトランジスタＱＡ１
との出力端間に設けられた第１の容量Ｃと、第１及び第
２のインバータ４３、４４と第４のトランジスタＱＢ１
との出力端間に設けられた第２の容量Ｃ´とを有し、第
３のトランジスタＱＡ１及び第４のトランジスタＱＢ１
の双方の出力Ｓ２、Ｓ３のレベル制御に第１及び第２の
インバータ４３、４４を共用し、当該第１及び第２のイ
ンバータ４３、４４により集積回路の出力信号Ｓ１を遅
延させて得られた遅延信号Ｓ４５の立ち上がりに基づい
て第３のトランジスタＱＡ１の出力Ｓ２を所定レベルま
で引き上げて第１のトランジスタＱ１ のゲートに入力
すると共に、第１及び第２のインバータ４３、４４によ
り得られた遅延信号Ｓ４５の立ち下がりに基づいて第４
のトランジスタＱＢ１の出力Ｓ３を所定レベルまで引き
下げて第２のトランジスタＱ２ のゲートに入力するよ
うにした。
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【作用】従つて、遅延回路４５又は第１及び第２のイン
バータ４３、４４を共用して、第３のトランジスタＱ
Ａ１の出力Ｓ２の高レベル側を引き上げてＮチヤネルＭ
ＯＳ型の第１のトランジスタＱ１ のゲートに入力する
と共に、第４のトランジスタＱＢ１の出力Ｓ３の低レベ
ル側を引き下げてＰチヤネルＭＯＳ型の第２のトランジ
スタＱ２ のゲートに入力することにより、低電源電圧
によつて第１及び第２のトランジスタＱ１ 、Ｑ２ を駆
動する場合においても、一段と簡易な回路構成で当該第
１及び第２のトランジスタＱ１ 、Ｑ２ を実用上充分に
高速で動作させることができる。
バータ４３、４４を共用して、第３のトランジスタＱ
Ａ１の出力Ｓ２の高レベル側を引き上げてＮチヤネルＭ
ＯＳ型の第１のトランジスタＱ１ のゲートに入力する
と共に、第４のトランジスタＱＢ１の出力Ｓ３の低レベ
ル側を引き下げてＰチヤネルＭＯＳ型の第２のトランジ
スタＱ２ のゲートに入力することにより、低電源電圧
によつて第１及び第２のトランジスタＱ１ 、Ｑ２ を駆
動する場合においても、一段と簡易な回路構成で当該第
１及び第２のトランジスタＱ１ 、Ｑ２ を実用上充分に
高速で動作させることができる。
【００１７】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１８】図９との対応部分に同一符号を付して示す
図１において、バツフア回路１０は集積回路から出力さ
れる出力信号Ｓ１を昇圧回路１１及び１２に入力する。
昇圧回路１１は、出力信号Ｓ１の電位が０〜ＶCC〔Ｖ〕
で変化したとき、０〜ＶCC＋Ｖ1 〔Ｖ〕で変化するよう
なゲート入力信号Ｓ２をＮチヤネルＭＯＳ形のトランジ
スタＱ1 のゲートに送出するようになされている。
図１において、バツフア回路１０は集積回路から出力さ
れる出力信号Ｓ１を昇圧回路１１及び１２に入力する。
昇圧回路１１は、出力信号Ｓ１の電位が０〜ＶCC〔Ｖ〕
で変化したとき、０〜ＶCC＋Ｖ1 〔Ｖ〕で変化するよう
なゲート入力信号Ｓ２をＮチヤネルＭＯＳ形のトランジ
スタＱ1 のゲートに送出するようになされている。
【００１９】これに対して昇圧回路１２は、出力信号Ｓ
１の電位が０〜ＶCC〔Ｖ〕で変化したとき、−Ｖ2 〜Ｖ
CC〔Ｖ〕で変化するようなゲート入力信号Ｓ３をＰチヤ
ネルＭＯＳ形のトランジスタＱ2 のゲートに送出するよ
うになされている。
１の電位が０〜ＶCC〔Ｖ〕で変化したとき、−Ｖ2 〜Ｖ
CC〔Ｖ〕で変化するようなゲート入力信号Ｓ３をＰチヤ
ネルＭＯＳ形のトランジスタＱ2 のゲートに送出するよ
うになされている。
【００２０】すなわち昇圧回路１１は、図２に示すよう
に集積回路からの出力信号Ｓ１をインバータ１５及びＮ
チヤネル形のトランジスタＱA2のゲートに受ける。イン
バータ１５は出力信号Ｓ１を反転した後、当該反転信号
Ｓ１０をインバータ１６及び１７でなる遅延回路１８に
送出すると共に、Ｎチヤネル形のトランジスタＱA1に送
出する。
に集積回路からの出力信号Ｓ１をインバータ１５及びＮ
チヤネル形のトランジスタＱA2のゲートに受ける。イン
バータ１５は出力信号Ｓ１を反転した後、当該反転信号
Ｓ１０をインバータ１６及び１７でなる遅延回路１８に
送出すると共に、Ｎチヤネル形のトランジスタＱA1に送
出する。
【００２１】従つて図３に示すように、集積回路からの
出力信号Ｓ１（図３（Ａ））はインバータ１５において
反転されると共に当該インバータ１５の遅延時間だけ遅
延することにより、図３（Ｂ）に示すように出力信号Ｓ
１の立ち下がり時点ｔ１からインバータ１５の遅延時間
分だけ遅延した時点ｔ２において立ち上がるような反転
信号Ｓ１０となる。
出力信号Ｓ１（図３（Ａ））はインバータ１５において
反転されると共に当該インバータ１５の遅延時間だけ遅
延することにより、図３（Ｂ）に示すように出力信号Ｓ
１の立ち下がり時点ｔ１からインバータ１５の遅延時間
分だけ遅延した時点ｔ２において立ち上がるような反転
信号Ｓ１０となる。
【００２２】また反転信号Ｓ１０は遅延回路１８におい
てインバータ１６及び１７の遅延時間分だけ遅延し、時
点ｔ３において立ち上がる遅延信号Ｓ１１（図３
（Ｃ））としてＭＯＳ構成の容量Ｃの一端に供給され
る。
てインバータ１６及び１７の遅延時間分だけ遅延し、時
点ｔ３において立ち上がる遅延信号Ｓ１１（図３
（Ｃ））としてＭＯＳ構成の容量Ｃの一端に供給され
る。
【００２３】またＮチヤネルＭＯＳ形のトランジスタＱ
A1のゲートに供給される反転信号Ｓ１０の電位に基づい
て当該トランジスタＱA1が動作するようになされてお
り、当該トランジスタＱA1の動作状態に応じてトランジ
スタＱ1 のゲート入力信号Ｓ２が変化する。
A1のゲートに供給される反転信号Ｓ１０の電位に基づい
て当該トランジスタＱA1が動作するようになされてお
り、当該トランジスタＱA1の動作状態に応じてトランジ
スタＱ1 のゲート入力信号Ｓ２が変化する。
【００２４】トランジスタＱA1はトランジスタＱ1 のゲ
ート入力信号Ｓ２の電位（すなわちトランジスタＱ1 の
ゲート及びソース間電圧）が反転信号Ｓ１０の電位より
も大きくなつたとき、ゲート入力信号Ｓ２を反転信号Ｓ
１０から切り離すものである。
ート入力信号Ｓ２の電位（すなわちトランジスタＱ1 の
ゲート及びソース間電圧）が反転信号Ｓ１０の電位より
も大きくなつたとき、ゲート入力信号Ｓ２を反転信号Ｓ
１０から切り離すものである。
【００２５】ここで図４（Ａ）はＭＯＳトランジスタの
ドレイン電流Ｉd 及びゲート電圧Ｖgsの関係を示すもの
で、図４に示すようにゲート電圧Ｖgsがスレツシホール
ド電圧ＶTHを越えるとドレイン電流Ｉd が流れ始める。
従つて、図３（Ｄ）に示すようにゲート入力信号Ｓ２の
電圧レベルは、反転信号Ｓ１０が立ち上がる時点ｔ２に
おいてＮチヤネル形のトランジスタＱA1のスレツシホー
ルド電圧ＶTHN 及び電源電圧ＶCCの差（ＶCC−ＶTHN ）
まで立ち上がる。
ドレイン電流Ｉd 及びゲート電圧Ｖgsの関係を示すもの
で、図４に示すようにゲート電圧Ｖgsがスレツシホール
ド電圧ＶTHを越えるとドレイン電流Ｉd が流れ始める。
従つて、図３（Ｄ）に示すようにゲート入力信号Ｓ２の
電圧レベルは、反転信号Ｓ１０が立ち上がる時点ｔ２に
おいてＮチヤネル形のトランジスタＱA1のスレツシホー
ルド電圧ＶTHN 及び電源電圧ＶCCの差（ＶCC−ＶTHN ）
まで立ち上がる。
【００２６】この状態から、遅延信号Ｓ１１が時点ｔ３
において立ち上がると、容量Ｃを挟んで出力されるゲー
ト入力信号Ｓ２（図３（Ｄ））の電位もブートストラツ
プによつてこれに応じて（ＶCC−ＶTHN ）からさらに
（ＣＶCC／（Ｃ＋ＣS ））だけ持ち上げられる。
において立ち上がると、容量Ｃを挟んで出力されるゲー
ト入力信号Ｓ２（図３（Ｄ））の電位もブートストラツ
プによつてこれに応じて（ＶCC−ＶTHN ）からさらに
（ＣＶCC／（Ｃ＋ＣS ））だけ持ち上げられる。
【００２７】ここでＣS はノードの浮遊容量であるが、
Ｃ≫ＣS であれば持ち上げられる電圧はＶCCとなり、ゲ
ート入力信号Ｓ２の電位は（２ＶCC−ＶTHN ）となる。
従つてこの電位はＶCCよりも大きな電位となることによ
り、ＶCCをトランジスタＱ1のゲートに加える従来の場
合に比して一段と大きなゲート電圧を与えることができ
る。
Ｃ≫ＣS であれば持ち上げられる電圧はＶCCとなり、ゲ
ート入力信号Ｓ２の電位は（２ＶCC−ＶTHN ）となる。
従つてこの電位はＶCCよりも大きな電位となることによ
り、ＶCCをトランジスタＱ1のゲートに加える従来の場
合に比して一段と大きなゲート電圧を与えることができ
る。
【００２８】また時点ｔ４（図３）において、出力信号
Ｓ１の電位がＶCCに戻り、さらに遅延して反転信号Ｓ１
０及び遅延信号Ｓ１１が０〔Ｖ〕に戻る。このときゲー
ト入力信号Ｓ２の電位が０〔Ｖ〕に戻るのが遅れ、しか
もトランジスタＱA1によつて反転信号Ｓ１０及びゲート
入力信号Ｓ２が切り離されていることにより、反転信号
Ｓ１０及び遅延信号Ｓ１１の電位が０〔Ｖ〕に戻つても
ゲート入力信号Ｓ２の電位が（ＶCC−ＶTHN ）までしか
戻らないことになる。そこでＱA2を設けることによつて
出力信号Ｓ１がＶCCに戻つたときゲート入力信号Ｓ２の
電位をグランドに短絡させることにより、時点ｔ４にお
いてゲート入力信号Ｓ２を０〔Ｖ〕に戻すことができ
る。
Ｓ１の電位がＶCCに戻り、さらに遅延して反転信号Ｓ１
０及び遅延信号Ｓ１１が０〔Ｖ〕に戻る。このときゲー
ト入力信号Ｓ２の電位が０〔Ｖ〕に戻るのが遅れ、しか
もトランジスタＱA1によつて反転信号Ｓ１０及びゲート
入力信号Ｓ２が切り離されていることにより、反転信号
Ｓ１０及び遅延信号Ｓ１１の電位が０〔Ｖ〕に戻つても
ゲート入力信号Ｓ２の電位が（ＶCC−ＶTHN ）までしか
戻らないことになる。そこでＱA2を設けることによつて
出力信号Ｓ１がＶCCに戻つたときゲート入力信号Ｓ２の
電位をグランドに短絡させることにより、時点ｔ４にお
いてゲート入力信号Ｓ２を０〔Ｖ〕に戻すことができ
る。
【００２９】これに対して昇圧回路１２は、図５に示す
ように集積回路からの出力信号Ｓ１をインバータ２１及
びＰチヤネル形のトランジスタＱB2のゲートに受ける。
インバータ２１は出力信号Ｓ１を反転した後、当該反転
信号Ｓ１５をインバータ２２及び２３でなる遅延回路２
４に送出すると共に、Ｐチヤネル形のトランジスタＱB1
に送出する。
ように集積回路からの出力信号Ｓ１をインバータ２１及
びＰチヤネル形のトランジスタＱB2のゲートに受ける。
インバータ２１は出力信号Ｓ１を反転した後、当該反転
信号Ｓ１５をインバータ２２及び２３でなる遅延回路２
４に送出すると共に、Ｐチヤネル形のトランジスタＱB1
に送出する。
【００３０】従つて図６に示すように、集積回路からの
出力信号Ｓ１（図６（Ａ））はインバータ２１において
反転されると共に当該インバータ２１の遅延時間だけ遅
延することにより、図６（Ｂ）に示すように出力信号Ｓ
１の立ち上がり時点ｔ１１からインバータ２１の遅延時
間分だけ遅延した時点ｔ１２において立ち下がるような
反転信号Ｓ１５となる。
出力信号Ｓ１（図６（Ａ））はインバータ２１において
反転されると共に当該インバータ２１の遅延時間だけ遅
延することにより、図６（Ｂ）に示すように出力信号Ｓ
１の立ち上がり時点ｔ１１からインバータ２１の遅延時
間分だけ遅延した時点ｔ１２において立ち下がるような
反転信号Ｓ１５となる。
【００３１】また反転信号Ｓ１５は遅延回路２４におい
てインバータ２２及び２３の遅延時間分だけ遅延し、時
点ｔ１３において立ち下がる遅延信号Ｓ１６（図６
（Ｃ））としてＭＯＳの構成の容量Ｃ´の一端に供給さ
れる。
てインバータ２２及び２３の遅延時間分だけ遅延し、時
点ｔ１３において立ち下がる遅延信号Ｓ１６（図６
（Ｃ））としてＭＯＳの構成の容量Ｃ´の一端に供給さ
れる。
【００３２】またＰチヤネルＭＯＳ形のトランジスタＱ
B1のゲートに供給される反転信号Ｓ１５の電位に基づい
て当該トランジスタＱB1が動作するようになされてお
り、当該トランジスタＱB1の動作状態に応じてトランジ
スタＱ2 のゲート入力信号Ｓ３が変化する。
B1のゲートに供給される反転信号Ｓ１５の電位に基づい
て当該トランジスタＱB1が動作するようになされてお
り、当該トランジスタＱB1の動作状態に応じてトランジ
スタＱ2 のゲート入力信号Ｓ３が変化する。
【００３３】トランジスタＱB1はトランジスタＱ2 のゲ
ート入力信号Ｓ３の電位（すなわちトランジスタＱ2 の
ゲート及びソース間の電圧）が反転信号Ｓ１５の電位よ
りも小さくなつたとき、ゲート入力信号Ｓ３を反転信号
Ｓ１５から切り離すものである。
ート入力信号Ｓ３の電位（すなわちトランジスタＱ2 の
ゲート及びソース間の電圧）が反転信号Ｓ１５の電位よ
りも小さくなつたとき、ゲート入力信号Ｓ３を反転信号
Ｓ１５から切り離すものである。
【００３４】従つて、図６（Ｄ）に示すようにゲート入
力信号Ｓ３の電圧レベルは、反転信号Ｓ１５が立ち下が
る時点ｔ１２においてＰチヤネル形のトランジスタＱB1
のスレツシホールド電圧ＶTHp まで立ち下がる。
力信号Ｓ３の電圧レベルは、反転信号Ｓ１５が立ち下が
る時点ｔ１２においてＰチヤネル形のトランジスタＱB1
のスレツシホールド電圧ＶTHp まで立ち下がる。
【００３５】この状態から、遅延信号Ｓ１６が時点ｔ１
３において立ち下がると、容量Ｃ´を挟んで出力される
ゲート入力信号Ｓ３（図６（Ｄ））の電位もこれに応じ
てＶTHp からさらに（Ｃ´ＶCC／（Ｃ´＋ＣS ´））だ
け引き下げられる。
３において立ち下がると、容量Ｃ´を挟んで出力される
ゲート入力信号Ｓ３（図６（Ｄ））の電位もこれに応じ
てＶTHp からさらに（Ｃ´ＶCC／（Ｃ´＋ＣS ´））だ
け引き下げられる。
【００３６】ここでＣS ´はノードの浮遊容量である
が、Ｃ´≫ＣS ´であれば引き下げられる電圧はＶCCと
なり、ゲート入力信号Ｓ３の電位は（ＶTHp −ＶCC））
となる。従つてこの電位は０〔Ｖ〕よりも小さな電位と
なることにより、０〔Ｖ〕をトランジスタＱ2 のゲート
に加える従来の場合に比して一段と小さなゲート電圧を
与えることができる。
が、Ｃ´≫ＣS ´であれば引き下げられる電圧はＶCCと
なり、ゲート入力信号Ｓ３の電位は（ＶTHp −ＶCC））
となる。従つてこの電位は０〔Ｖ〕よりも小さな電位と
なることにより、０〔Ｖ〕をトランジスタＱ2 のゲート
に加える従来の場合に比して一段と小さなゲート電圧を
与えることができる。
【００３７】また時点ｔ１４（図６）において、出力信
号Ｓ１の電位が０〔Ｖ〕に戻り、さらに遅延して反転信
号Ｓ１５及び遅延信号Ｓ１６がＶCCに戻る。このときゲ
ート入力信号Ｓ３の電位がＶCCに戻るのが遅れ、しかも
トランジスタＱB1によつて反転信号Ｓ１５及びゲート入
力信号Ｓ３が切り離されていることにより、反転信号Ｓ
１５及び遅延信号Ｓ１６の電位がＶCCに戻つてもゲート
入力信号Ｓ３の電位がＶTHp までしか戻らないことにな
る。そこでトランジスタＱB2を設けることによつて出力
信号Ｓ１が０〔Ｖ〕に戻つたとき当該トランジスタＱB2
をオン動作させることにより、時点ｔ１４においてゲー
ト入力信号Ｓ３をＶCCに戻すことができる。
号Ｓ１の電位が０〔Ｖ〕に戻り、さらに遅延して反転信
号Ｓ１５及び遅延信号Ｓ１６がＶCCに戻る。このときゲ
ート入力信号Ｓ３の電位がＶCCに戻るのが遅れ、しかも
トランジスタＱB1によつて反転信号Ｓ１５及びゲート入
力信号Ｓ３が切り離されていることにより、反転信号Ｓ
１５及び遅延信号Ｓ１６の電位がＶCCに戻つてもゲート
入力信号Ｓ３の電位がＶTHp までしか戻らないことにな
る。そこでトランジスタＱB2を設けることによつて出力
信号Ｓ１が０〔Ｖ〕に戻つたとき当該トランジスタＱB2
をオン動作させることにより、時点ｔ１４においてゲー
ト入力信号Ｓ３をＶCCに戻すことができる。
【００３８】以上の構成において、図４に示すようにバ
ツフア回路１０のトランジスタＱ1Ｑ2 は一般にＩd ∝
（Ｖgs−ＶTH）2 の関係が成り立ち、電源電圧が低くな
ると二乗特性によりドレイン電流Ｉd が急激に小さくな
るが、ここでＶgsだけを大きくすると、例えばＶgs−Ｖ
THを２倍にするとＩd は４倍になり、図４（Ｂ）及び
（Ｃ）に示すように容量から電荷を引き抜く時間τが１
／４となる。従つて低電圧電源においても高速な動作を
行うことができる。
ツフア回路１０のトランジスタＱ1Ｑ2 は一般にＩd ∝
（Ｖgs−ＶTH）2 の関係が成り立ち、電源電圧が低くな
ると二乗特性によりドレイン電流Ｉd が急激に小さくな
るが、ここでＶgsだけを大きくすると、例えばＶgs−Ｖ
THを２倍にするとＩd は４倍になり、図４（Ｂ）及び
（Ｃ）に示すように容量から電荷を引き抜く時間τが１
／４となる。従つて低電圧電源においても高速な動作を
行うことができる。
【００３９】またトランジスタＱ2 においても同様にし
てゲートに印加する電圧を０〔Ｖ〕以下に引き下げるこ
とにより、低電圧電源において高速な動作を行うことが
できる。
てゲートに印加する電圧を０〔Ｖ〕以下に引き下げるこ
とにより、低電圧電源において高速な動作を行うことが
できる。
【００４０】以上の構成によれば、昇圧回路１１を用い
てトランジスタＱ1 のゲートに印加する電圧を電源電圧
ＶCCよりも大きくすると共に、トランジスタＱ2 のゲー
トに印加する電圧を０〔Ｖ〕よりも小さくすることによ
り、トランジスタＱ1 及びＱ2 のゲートに印加される電
圧を当該トランジスタＱ1 及びＱ2 を充分に駆動し得る
程度に変化させることができ、これにより電源電圧ＶCC
を小さくしても、トランジスタＱ1 及びＱ2 を実用上充
分に高速で駆動することができる。
てトランジスタＱ1 のゲートに印加する電圧を電源電圧
ＶCCよりも大きくすると共に、トランジスタＱ2 のゲー
トに印加する電圧を０〔Ｖ〕よりも小さくすることによ
り、トランジスタＱ1 及びＱ2 のゲートに印加される電
圧を当該トランジスタＱ1 及びＱ2 を充分に駆動し得る
程度に変化させることができ、これにより電源電圧ＶCC
を小さくしても、トランジスタＱ1 及びＱ2 を実用上充
分に高速で駆動することができる。
【００４１】なお上述の実施例においては、昇圧回路１
１及び１２を個々に設けた場合について述べたが、本発
明はこれに限らず、昇圧回路１１及び１２のインバータ
１５、１６、１７及び２１、２２、２３を共用するよう
にしても良い。
１及び１２を個々に設けた場合について述べたが、本発
明はこれに限らず、昇圧回路１１及び１２のインバータ
１５、１６、１７及び２１、２２、２３を共用するよう
にしても良い。
【００４２】すなわち図２及び図５との対応部分に同一
符号を付して示す図７においてバツフア回路４０の昇圧
回路４１は、インバータ４２によつて図２のインバータ
１５及び図５のインバータ２１を共用し、さらにインバ
ータ４３及び４４によつて図２のインバータ１６及び１
７と図５のインバータ２２及び２３とをそれぞれ共用し
てなる。
符号を付して示す図７においてバツフア回路４０の昇圧
回路４１は、インバータ４２によつて図２のインバータ
１５及び図５のインバータ２１を共用し、さらにインバ
ータ４３及び４４によつて図２のインバータ１６及び１
７と図５のインバータ２２及び２３とをそれぞれ共用し
てなる。
【００４３】インバータ４３及び４４は図２及び図３の
遅延回路１８及び２４と同様にして遅延回路４５を形成
し、インバータ４２から出力される反転信号Ｓ４２（Ｓ
１０、Ｓ１５）（図８（Ｂ））をインバータ４３及び４
４の遅延時間分だけ遅延してなる遅延信号Ｓ４５（Ｓ１
１、Ｓ１６）（図８（Ｃ））として容量Ｃ及びＣ´の接
続端に供給する。
遅延回路１８及び２４と同様にして遅延回路４５を形成
し、インバータ４２から出力される反転信号Ｓ４２（Ｓ
１０、Ｓ１５）（図８（Ｂ））をインバータ４３及び４
４の遅延時間分だけ遅延してなる遅延信号Ｓ４５（Ｓ１
１、Ｓ１６）（図８（Ｃ））として容量Ｃ及びＣ´の接
続端に供給する。
【００４４】トランジスタＱA1は図２について上述した
場合と同様にして、反転信号Ｓ４２の立ち上がり時点ｔ
２２（図８）において動作し、これに応じてトランジス
タＱ1 のゲート入力信号Ｓ２（図８（Ｄ））が（ＶCC−
ＶTHN ）まで立ち上がる。この後遅延回路４５における
遅延時間分だけ遅延して遅延信号Ｓ４５が立ち上がる時
点ｔ２３においてゲート入力信号Ｓ２の電圧は（ＶCC−
ＶTHN ）からさらにＣＶCC／（Ｃ＋ＣS ）だけ持ち上げ
られる。
場合と同様にして、反転信号Ｓ４２の立ち上がり時点ｔ
２２（図８）において動作し、これに応じてトランジス
タＱ1 のゲート入力信号Ｓ２（図８（Ｄ））が（ＶCC−
ＶTHN ）まで立ち上がる。この後遅延回路４５における
遅延時間分だけ遅延して遅延信号Ｓ４５が立ち上がる時
点ｔ２３においてゲート入力信号Ｓ２の電圧は（ＶCC−
ＶTHN ）からさらにＣＶCC／（Ｃ＋ＣS ）だけ持ち上げ
られる。
【００４５】これに対してトランジスタＱB1は図５につ
いて上述した場合と同様にして、反転信号Ｓ４２の立ち
下がり時点ｔ２５（図８）において動作し、これに応じ
てトランジスタＱ2 のゲート入力信号Ｓ３（図８
（Ｅ））がＶTHp まで立ち下がる。この後遅延回路４５
における遅延時間分だけ遅延して遅延信号Ｓ４５が立ち
下がる時点ｔ２６においてゲート入力信号Ｓ２の電圧は
ＶTHp からさらにＣ´ＶCC／（Ｃ´＋ＣS ´）だけ引き
下げられる。
いて上述した場合と同様にして、反転信号Ｓ４２の立ち
下がり時点ｔ２５（図８）において動作し、これに応じ
てトランジスタＱ2 のゲート入力信号Ｓ３（図８
（Ｅ））がＶTHp まで立ち下がる。この後遅延回路４５
における遅延時間分だけ遅延して遅延信号Ｓ４５が立ち
下がる時点ｔ２６においてゲート入力信号Ｓ２の電圧は
ＶTHp からさらにＣ´ＶCC／（Ｃ´＋ＣS ´）だけ引き
下げられる。
【００４６】かくしてバツフア回路４０においては、ト
ランジスタＱ1 及びＱ2 のゲート入力信号Ｓ２及びＳ３
を昇圧するためのインバータ４２、４３及び４４をトラ
ンジスタＱ1 及びＱ2 において共用することにより、バ
ツフア回路４０の構成を一段と簡易化することができ
る。
ランジスタＱ1 及びＱ2 のゲート入力信号Ｓ２及びＳ３
を昇圧するためのインバータ４２、４３及び４４をトラ
ンジスタＱ1 及びＱ2 において共用することにより、バ
ツフア回路４０の構成を一段と簡易化することができ
る。
【００４７】
【００４８】
【発明の効果】上述のように本発明によれば、遅延回路
又は第１及び第２のインバータを共用して、第３のトラ
ンジスタの出力の高レベル側を引き上げてＮチヤネルＭ
ＯＳ型の第１のトランジスタのゲートに入力すると共
に、第４のトランジスタの出力の低レベル側を引き下げ
てＰチヤネルＭＯＳ型の第２のトランジスタのゲートに
入力するようにしたことにより、第１及び第２のトラン
ジスタの電源電圧を小さくしても、一段と簡易な回路構
成で当該第１及び第２のトランジスタを実用上充分に高
速で駆動させることができる。
又は第１及び第２のインバータを共用して、第３のトラ
ンジスタの出力の高レベル側を引き上げてＮチヤネルＭ
ＯＳ型の第１のトランジスタのゲートに入力すると共
に、第４のトランジスタの出力の低レベル側を引き下げ
てＰチヤネルＭＯＳ型の第２のトランジスタのゲートに
入力するようにしたことにより、第１及び第２のトラン
ジスタの電源電圧を小さくしても、一段と簡易な回路構
成で当該第１及び第２のトランジスタを実用上充分に高
速で駆動させることができる。
【図１】本発明によるバツフア回路の一実施例を示す接
続図である。
続図である。
【図２】昇圧回路の構成を示す接続図である。
【図３】昇圧回路の動作の説明に供する信号波形図であ
る。
る。
【図４】ＭＯＳトランジスタの特性を示す特性曲線図で
ある。
ある。
【図５】昇圧回路の構成を示す接続図である。
【図６】昇圧回路の動作の説明に供する信号波形図であ
る。
る。
【図７】他の実施例によるバツフア回路を示す接続図で
ある。
ある。
【図８】他の実施例の動作の説明に供する信号波形図で
ある。
ある。
【図９】従来のバツフア回路を示す接続図である。
１０、４０……バツフア回路、１１、１２……昇圧回
路、１５、１６、１７、２１、２２、２３、４２、４
３、４４……インバータ、１８、２４、４５……遅延回
路、Ｑ1 、Ｑ2 、ＱA1、ＱA2、ＱB1、ＱB2……トランジ
スタ。
路、１５、１６、１７、２１、２２、２３、４２、４
３、４４……インバータ、１８、２４、４５……遅延回
路、Ｑ1 、Ｑ2 、ＱA1、ＱA2、ＱB1、ＱB2……トランジ
スタ。
フロントページの続き
(56)参考文献 特開 平１−77209（ＪＰ，Ａ)
特開 昭61−157114（ＪＰ，Ａ)
特開 平４−357710（ＪＰ，Ａ)
特開 平５−291933（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/30
H03K 17/687
H03K 19/094
Claims (2)
- 【請求項１】ＮチヤネルＭＯＳ型の第１のトランジスタ
及びＰチヤネルＭＯＳ型の第２のトランジスタのゲート
に集積回路の出力信号を入力し、上記第１及び第２のト
ランジスタの動作に応じて上記出力信号を上記第１及び
第２のトランジスタの接続端から外部に出力するバツフ
ア回路において、上記集積回路の上記出力信号を遅延させる遅延回路と、 上記集積回路の上記出力信号に基づいて動作する第３の
トランジスタと、 上記集積回路の上記出力信号に基づいて動作する第４の
トランジスタと、 上記遅延回路及び上記第３のトランジスタの出力端間に
設けられた第１の容量と、 上記遅延回路及び上記第４のトランジスタの出力端間に
設けられた第２の容量と を具え、上記第３のトランジスタ及び上記第４のトラン
ジスタの双方の出力のレベル制御に上記遅延回路を共用
し、当該遅延回路により上記集積回路の上記出力信号を
遅延させて得られた遅延信号の立ち上がりに基づいて上
記第３のトランジスタの上記出力を所定レベルまで引き
上げて上記第１のトランジスタの上記ゲートに入力する
と共に、上記遅延回路により得られた上記遅延信号の立
ち下がりに基づいて上記第４のトランジスタの上記出力
を所定レベルまで引き下げて上記第２のトランジスタの
上記ゲートに入力するようにした ことを特徴とするバツ
フア回路。 - 【請求項２】ＮチヤネルＭＯＳ型の第１のトランジスタ
及びＰチヤネルＭＯＳ型の第２のトランジスタのゲート
に集積回路の出力信号を入力し、上記第１及び第２のト
ランジスタの動作に応じて上記出力信号を上記第１及び
第２のトランジスタの接続端から外部に出力するバツフ
ア回路において、 上記集積回路の上記出力信号を遅延させる第１及び第２
のインバータと、 上記集積回路の上記出力信号に基づいて動作する第３の
トランジスタと、 上記集積回路の上記出力信号に基づいて動作する第４の
トランジスタと、 上記第１及び第２のインバータと上記第３のトランジス
タとの出力端間に設けられた第１の容量と、 上記第１及び第２のインバータと上記第４のトランジス
タとの出力端間に設けられた第２の容量と を具え、上記
第３のトランジスタ及び上記第４のトランジスタの双方
の出力のレベル制御に上記第１及び第２のインバータを
共用し、当該第１及び第２のインバータにより上記集積
回路の上記出力信号を遅延させて得られた遅延信号の立
ち上がりに基づいて上記第３のトランジスタの上記出力
を所定レベルまで引き上げて上記第１のトランジスタの
上記ゲートに入力すると共に、上記第１及び第２のイン
バータにより得られた上記遅延信号の立ち下がりに基づ
いて上記第４のトランジスタの上記出力を所定レベルま
で引き下げて上記第２のトランジスタの上記ゲートに入
力するようにした ことを特徴とするバツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36146292A JP3362890B2 (ja) | 1992-12-28 | 1992-12-28 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36146292A JP3362890B2 (ja) | 1992-12-28 | 1992-12-28 | バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204756A JPH06204756A (ja) | 1994-07-22 |
| JP3362890B2 true JP3362890B2 (ja) | 2003-01-07 |
Family
ID=18473691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36146292A Expired - Lifetime JP3362890B2 (ja) | 1992-12-28 | 1992-12-28 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3362890B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072353A (en) * | 1995-04-26 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit with overdriven off-state switching |
| TW361010B (en) * | 1996-09-30 | 1999-06-11 | Hitachi Ltd | Semiconductor device |
| WO2000008759A1 (fr) * | 1998-08-03 | 2000-02-17 | Hitachi, Ltd. | Circuit integre a mos |
| JP5132884B2 (ja) * | 2005-12-28 | 2013-01-30 | 三菱電機株式会社 | シフトレジスタ回路およびそれを備える画像表示装置 |
| KR100736396B1 (ko) * | 2006-02-13 | 2007-07-09 | 삼성전자주식회사 | 저전력 소모를 위한 소 신호 수신기 및 이를 구비하는반도체 장치 |
| KR100964625B1 (ko) * | 2008-07-21 | 2010-06-22 | (주)프라이멈 디자인 | 부트스트랩 초기화 회로로 구성된 펄스 구동기 및부트스트랩 초기화 방법 |
| JP5784433B2 (ja) * | 2011-09-14 | 2015-09-24 | セイコーＮｐｃ株式会社 | Ｄ級アンプ |
| JP6195393B1 (ja) | 2016-03-23 | 2017-09-13 | ウィンボンド エレクトロニクス コーポレーション | 出力回路 |
-
1992
- 1992-12-28 JP JP36146292A patent/JP3362890B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06204756A (ja) | 1994-07-22 |
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