JP2793891B2 - Ａｂ級プッシュプルドライブ回路 - Google Patents
Ａｂ級プッシュプルドライブ回路Info
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- JP2793891B2 JP2793891B2 JP2189908A JP18990890A JP2793891B2 JP 2793891 B2 JP2793891 B2 JP 2793891B2 JP 2189908 A JP2189908 A JP 2189908A JP 18990890 A JP18990890 A JP 18990890A JP 2793891 B2 JP2793891 B2 JP 2793891B2
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- 238000006243 chemical reaction Methods 0.000 claims description 45
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 208000028292 transient congenital hypothyroidism Diseases 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はオーディオ回路等に用いられるAB級プッシ
ュプルドライブ回路に関し、特にその出力電圧の動作範
囲の拡大に関する。
ュプルドライブ回路に関し、特にその出力電圧の動作範
囲の拡大に関する。
第３図は従来のプッシュプルドライブ回路を示す回路
図である。図示のように、入力端子１はＮチャネルMOS
トランジスタQ10のゲートに接続されている。トランジ
スタQ10のソースは接地され、ドレインはＰチャネルMOS
トランジスタQ1のゲートに接続されるとともに、ゲート
・ドレイン共通のＰチャネルMOSトランジスタQ9のドレ
インに接続されている。トランジスタQ9のソースはＮチ
ャネルMOSトランジスタQ8のソースに接続されている。
トランジスタQ8のドレインはＮチャネルMOSトランジス
タQ2のゲートに接続されるとともに抵抗R3の一端に接続
され、ゲートは抵抗R3の他端に接続されている。抵抗R3
の他端は定電流源I4を介して直流電源３の正側に接続さ
れている。直流電源３の負側は接地されている。トラン
ジスタQ1のソースは出力端子２に接続され、ドレインは
接地されている。またトランジスタQ2のソースは出力端
子２に接続され、ドレインは直流電源３の正側に接続さ
れている。
図である。図示のように、入力端子１はＮチャネルMOS
トランジスタQ10のゲートに接続されている。トランジ
スタQ10のソースは接地され、ドレインはＰチャネルMOS
トランジスタQ1のゲートに接続されるとともに、ゲート
・ドレイン共通のＰチャネルMOSトランジスタQ9のドレ
インに接続されている。トランジスタQ9のソースはＮチ
ャネルMOSトランジスタQ8のソースに接続されている。
トランジスタQ8のドレインはＮチャネルMOSトランジス
タQ2のゲートに接続されるとともに抵抗R3の一端に接続
され、ゲートは抵抗R3の他端に接続されている。抵抗R3
の他端は定電流源I4を介して直流電源３の正側に接続さ
れている。直流電源３の負側は接地されている。トラン
ジスタQ1のソースは出力端子２に接続され、ドレインは
接地されている。またトランジスタQ2のソースは出力端
子２に接続され、ドレインは直流電源３の正側に接続さ
れている。
いま、トランジスタQ8のゲート・ソース間電圧を
VGS8、トランジスタQ9のゲート・ソース間電圧をVGS9、
トランジスタQ8,Q9のドレイン電流をIB4、トランジスタ
Q2のゲート・ソース間電圧をVGS2、ドレイン電流を
ID2、トランジスタQ1のゲート・ソース間電圧をVGS1、
ドレイン電流をID1とすれば、次式が成立する。
VGS8、トランジスタQ9のゲート・ソース間電圧をVGS9、
トランジスタQ8,Q9のドレイン電流をIB4、トランジスタ
Q2のゲート・ソース間電圧をVGS2、ドレイン電流を
ID2、トランジスタQ1のゲート・ソース間電圧をVGS1、
ドレイン電流をID1とすれば、次式が成立する。
ここで、 β8;トランジスタQ8の形状で決まる定数 β9;トランジスタQ9の形状で決まる定数 β2;トランジスタQ2の形状で決まる定数 β1;トランジスタQ1の形状で決まる定数 VTHON;Nチャネルトランジスタの閾値電圧 VTHOP;Pチャネルトランジスタの閾値電圧 である。
また、トランジスタQ2のゲートとトランジスタQ3のゲ
ート間の電位差に関し次の方程式が成立する。
ート間の電位差に関し次の方程式が成立する。
なお、R3は抵抗R3の抵抗値、IB4は定電流源I4からのバ
イアス電流である。
イアス電流である。
（５）式および（１），（２）式より明らかなよう
に、R3IB4を適当に設定することにより、トランジスタQ
1,Q2のゲート間電位差は常に一定値に保たれる。
に、R3IB4を適当に設定することにより、トランジスタQ
1,Q2のゲート間電位差は常に一定値に保たれる。
（１），（２），（３），（４）式を（５）式に代入
すると次式が成立する。
すると次式が成立する。
（６）式において、IB3は定電流源I3から供給される
一定のバイアス電流である。よって（６）式の右辺は出
力段のトランジスタQ1,Q2のドレイン電流ID1,ID2に依存
しない一定値となる。したがって次式の様に表わされ
る。
一定のバイアス電流である。よって（６）式の右辺は出
力段のトランジスタQ1,Q2のドレイン電流ID1,ID2に依存
しない一定値となる。したがって次式の様に表わされ
る。
出力端子２に負荷電流が流れていない時に、トランジ
スタQ2のドレインからトランジスタQ1のドレインに向か
って流れる電流をIidleとすれば、この時Iidle＝ID1＝I
D2であるから次式が成立する。
スタQ2のドレインからトランジスタQ1のドレインに向か
って流れる電流をIidleとすれば、この時Iidle＝ID1＝I
D2であるから次式が成立する。
この電流値は抵抗値R3を大きくすることによって十分
小さな値に押さえることができる。
小さな値に押さえることができる。
一方、出力端子２に負荷が接続され、流出電流I
sourceがある時には、トランジスタQ2のゲート・ソース
間電圧VGS2が大きくなる。この場合でも、（５）式に示
すように、トランジスタQ2のゲートとトランジスタQ1の
ゲート間の電圧は一定であるから、トランジスタQ1のゲ
ート・ソース間電圧VGS1は小さくなり、結果として、ト
ランジスタQ1のドレイン電流ID1は小さくなる。
sourceがある時には、トランジスタQ2のゲート・ソース
間電圧VGS2が大きくなる。この場合でも、（５）式に示
すように、トランジスタQ2のゲートとトランジスタQ1の
ゲート間の電圧は一定であるから、トランジスタQ1のゲ
ート・ソース間電圧VGS1は小さくなり、結果として、ト
ランジスタQ1のドレイン電流ID1は小さくなる。
この状態で、トランジスタQ1のドレイン電流ID1を無
視して、出力端子２の上昇し得る最高電圧V2maxを求め
ると、次の様になる。
視して、出力端子２の上昇し得る最高電圧V2maxを求め
ると、次の様になる。
なお、Ｅは直流電源３のに電圧値である。
ところで、通常のエンハンスメントタイプCMOS構造で
は、VTHONは0.8V程度である。また は、トランジスタQ2に充分な電流を流そうとすれば、0.
5V程度は必要である。したがって、（10）式より、出力
端子２の上昇し得る最高電圧V2maxは、電源電圧Ｅより
1.3V差し引いた値以下の電圧となってしまう。
は、VTHONは0.8V程度である。また は、トランジスタQ2に充分な電流を流そうとすれば、0.
5V程度は必要である。したがって、（10）式より、出力
端子２の上昇し得る最高電圧V2maxは、電源電圧Ｅより
1.3V差し引いた値以下の電圧となってしまう。
また、出力端子２に負荷が接続され、流入電流Isink
がある時には、トランジスタQ1のゲート・ソース間電圧
VGS1が大きくなる。この場合でも、（５）式に示すよう
に、トランジスタQ2のゲートとトランジスタQ1のゲート
間の電圧は一定であるから、トランジスタQ2のゲート・
ソース間電圧VGS2は小さくなり、結果として、トランジ
スタQ2のドレイン電流ID2は小さくなる。
がある時には、トランジスタQ1のゲート・ソース間電圧
VGS1が大きくなる。この場合でも、（５）式に示すよう
に、トランジスタQ2のゲートとトランジスタQ1のゲート
間の電圧は一定であるから、トランジスタQ2のゲート・
ソース間電圧VGS2は小さくなり、結果として、トランジ
スタQ2のドレイン電流ID2は小さくなる。
この状態で、トランジスタQ2のドレイン電流ID2を無
視して、出力端子２の下がり得る最低電圧V2minを求め
ると、次の様になる。
視して、出力端子２の下がり得る最低電圧V2minを求め
ると、次の様になる。
ところで、通常のエンハンスメントタイプCMOS構造で
は、VTHOPは0.8V程度である。また は、トランジスタQ1に充分な電流を流そうとすれば、0.
5V程度は必要である。したがって、（12）式より、出力
端子２の下がり得る最低電圧V2minは、1.3V以上の電圧
となってしまう。
は、VTHOPは0.8V程度である。また は、トランジスタQ1に充分な電流を流そうとすれば、0.
5V程度は必要である。したがって、（12）式より、出力
端子２の下がり得る最低電圧V2minは、1.3V以上の電圧
となってしまう。
従来のAB級プッシュプルドライブ回路は以上のように
構成されており、出力端子２からの出力電圧のとり得る
最大値が（Ｅ−1.3）Ｖ、最小値が1.3Vとなり、出力電
圧の動作範囲が狭いという問題点があった。
構成されており、出力端子２からの出力電圧のとり得る
最大値が（Ｅ−1.3）Ｖ、最小値が1.3Vとなり、出力電
圧の動作範囲が狭いという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、出力電圧の動作範囲の広いAB級プッシュプ
ルドライブ回路を得ることを目的とする。
れたもので、出力電圧の動作範囲の広いAB級プッシュプ
ルドライブ回路を得ることを目的とする。
この発明に係るAB級プッシュプルドライブ回路は、異
なる第1,第２の電源電位をそれぞれ与える第1,第２の電
源端子と、入力および出力信号がそれぞれ与えられる入
力および出力端子と、一方電極が出力端子、他方電極が
第１の電源端子に接続されるとともに、制御電極が入力
端子に連結されて該制御電極に入力信号の電圧に応じた
電圧が与えられ、制御電極・他方電極間の電位差に応じ
てその導通が制御される第１のトランジスタと、一方電
極が出力端子、他方電極が第２の電源端子に接続され、
制御電極・他方電極間の電位差に応じてその導通が制御
される第１のトランジスタと反対極性の第２のトランジ
スタと、入力端子に連結され、入力信号の電圧に応じた
電流を生成する電圧−電流変換回路と、この電圧−電流
変換回路の出力と第２のトランジスタの制御電極との間
に接続され、前記電流を電圧に変換して第２のトランジ
スタの制御電極に与える電流−電圧変換回路とを備え、
この電流−電圧変換回路は、第２のトランジスタと同一
極性の第3,第４のトランジスタと、抵抗とからなり、第
３のトランジスタの一方電極は抵抗の一方端に、他方電
極は第２の電源端子にそれぞれ接続され、第４のトラン
ジスタの一方電極は第１の電源端子に、他方電極は第３
のトランジスタの制御電極に、制御電極は抵抗の他方端
にそれぞれ接続され、第３のトランジスタの一方電極と
抵抗の一方端との接続点が第２トランジスタの制御電極
に接続され、第４のトランジスタの制御電極と抵抗の他
方端との接続点が電圧−電流変換回路の出力に接続さ
れ、抵抗の他方端と第１の電源端子との間に接続された
定電流源をさらに備え、電圧−電流変換回路および電流
−電圧変換回路の変換特性は、第1,第２のトランジスタ
の制御電極間の電位差が入力信号の電圧にかかわらず一
定となるように設定されて構成されている。
なる第1,第２の電源電位をそれぞれ与える第1,第２の電
源端子と、入力および出力信号がそれぞれ与えられる入
力および出力端子と、一方電極が出力端子、他方電極が
第１の電源端子に接続されるとともに、制御電極が入力
端子に連結されて該制御電極に入力信号の電圧に応じた
電圧が与えられ、制御電極・他方電極間の電位差に応じ
てその導通が制御される第１のトランジスタと、一方電
極が出力端子、他方電極が第２の電源端子に接続され、
制御電極・他方電極間の電位差に応じてその導通が制御
される第１のトランジスタと反対極性の第２のトランジ
スタと、入力端子に連結され、入力信号の電圧に応じた
電流を生成する電圧−電流変換回路と、この電圧−電流
変換回路の出力と第２のトランジスタの制御電極との間
に接続され、前記電流を電圧に変換して第２のトランジ
スタの制御電極に与える電流−電圧変換回路とを備え、
この電流−電圧変換回路は、第２のトランジスタと同一
極性の第3,第４のトランジスタと、抵抗とからなり、第
３のトランジスタの一方電極は抵抗の一方端に、他方電
極は第２の電源端子にそれぞれ接続され、第４のトラン
ジスタの一方電極は第１の電源端子に、他方電極は第３
のトランジスタの制御電極に、制御電極は抵抗の他方端
にそれぞれ接続され、第３のトランジスタの一方電極と
抵抗の一方端との接続点が第２トランジスタの制御電極
に接続され、第４のトランジスタの制御電極と抵抗の他
方端との接続点が電圧−電流変換回路の出力に接続さ
れ、抵抗の他方端と第１の電源端子との間に接続された
定電流源をさらに備え、電圧−電流変換回路および電流
−電圧変換回路の変換特性は、第1,第２のトランジスタ
の制御電極間の電位差が入力信号の電圧にかかわらず一
定となるように設定されて構成されている。
この発明における第1,第２のトランジスタは互いに反
対極性で、制御電極・他方電極間の電位差に応じてその
導通が制御され、かつ各他方電極は第1,第２の電源端子
に接続されているので、第1,第２のトランジスタ導通時
の出力端子の電位の浮上り，沈み込みが少なくて済む。
また電圧−電流変換回路，電流−電圧変換回路の変換特
性は、第1,第２のトランジスタの制御電極間の電位差が
入力信号の電圧にかかわらず一定となるように設定され
ているので、入力信号に応じ第1,第２のトランジスタに
よるプッシュプルドライブ動作が実現される。また、抵
抗の抵抗値と定電流源の電流値との積を大きくすること
によって、出力端子に負荷電流が流れていない時に第２
のトランジスタから第１のトランジスタに向かって流れ
る電流（アイドル電流）を十分小さな値に押えることが
できる。
対極性で、制御電極・他方電極間の電位差に応じてその
導通が制御され、かつ各他方電極は第1,第２の電源端子
に接続されているので、第1,第２のトランジスタ導通時
の出力端子の電位の浮上り，沈み込みが少なくて済む。
また電圧−電流変換回路，電流−電圧変換回路の変換特
性は、第1,第２のトランジスタの制御電極間の電位差が
入力信号の電圧にかかわらず一定となるように設定され
ているので、入力信号に応じ第1,第２のトランジスタに
よるプッシュプルドライブ動作が実現される。また、抵
抗の抵抗値と定電流源の電流値との積を大きくすること
によって、出力端子に負荷電流が流れていない時に第２
のトランジスタから第１のトランジスタに向かって流れ
る電流（アイドル電流）を十分小さな値に押えることが
できる。
第１図は、この発明によるAB級プッシュプルドライブ
回路の一実施例を示す回路図である。このAB級プッシュ
プルドライブ回路は、バッファ回路11,電圧−電流変換
回路12および電流−電圧変換回路13を含む。
回路の一実施例を示す回路図である。このAB級プッシュ
プルドライブ回路は、バッファ回路11,電圧−電流変換
回路12および電流−電圧変換回路13を含む。
バッファ回路11は、ＮチャネルMOSトランジスタQ3,P
チャネルMOSトランジスタQ4および定電流源I1より成
る。トランジスタQ3のゲートは入力端子１に接続され、
ソースはトランジスタQ4のソースに接続され、ドレイン
は直流電源３の正側に接続されている。トランジスタQ4
のゲート・ドレインは共通に接地され、その共通のゲー
ト・ドレインはＮチャネルMOSトランジスタQ11のゲート
に接続されるとともに、定電流源I1を介して接地されて
いる。
チャネルMOSトランジスタQ4および定電流源I1より成
る。トランジスタQ3のゲートは入力端子１に接続され、
ソースはトランジスタQ4のソースに接続され、ドレイン
は直流電源３の正側に接続されている。トランジスタQ4
のゲート・ドレインは共通に接地され、その共通のゲー
ト・ドレインはＮチャネルMOSトランジスタQ11のゲート
に接続されるとともに、定電流源I1を介して接地されて
いる。
電流−電圧変換回路12は、ＮチャネルMOSトランジス
タQ5および抵抗R1より成る。トランジスタQ5のゲートは
バッファ回路11内のトランジスタQ3のソースに接続さ
れ、ソースは抵抗R1を介して接地されている。
タQ5および抵抗R1より成る。トランジスタQ5のゲートは
バッファ回路11内のトランジスタQ3のソースに接続さ
れ、ソースは抵抗R1を介して接地されている。
電流−電圧変換回路13は、ＰチャネルMOSトランジス
タQ6,Q7、定電流源I2および抵抗R2より成る。トランジ
スタQ6のソースは直流電源３の正側に接続され、ドレイ
ンはＰチャネルMOSトランジスタQ12のゲートおよび抵抗
R2の一端に接続されている。抵抗R2の他端は、トランジ
スタQ7のゲートおよび電圧−電流変換回路12内のトラン
ジスタQ5のドレインに接続されるとともに、定電流源I3
を介して接地されている。トランジスタQ7のソースはト
ランジスタQ6のゲートに接続されるとともに、定電流源
I2を介して直流電源３の正側に接続され、ドレインは接
地されている。
タQ6,Q7、定電流源I2および抵抗R2より成る。トランジ
スタQ6のソースは直流電源３の正側に接続され、ドレイ
ンはＰチャネルMOSトランジスタQ12のゲートおよび抵抗
R2の一端に接続されている。抵抗R2の他端は、トランジ
スタQ7のゲートおよび電圧−電流変換回路12内のトラン
ジスタQ5のドレインに接続されるとともに、定電流源I3
を介して接地されている。トランジスタQ7のソースはト
ランジスタQ6のゲートに接続されるとともに、定電流源
I2を介して直流電源３の正側に接続され、ドレインは接
地されている。
トランジスタQ11のドレインは出力端子２に接続さ
れ、ソースは接地されている。またトランジスタQ12の
ドレインは出力端子２に接続され、ソースは直流電源３
の正側に接続されている。直流電源３の負側は接地され
ている。
れ、ソースは接地されている。またトランジスタQ12の
ドレインは出力端子２に接続され、ソースは直流電源３
の正側に接続されている。直流電源３の負側は接地され
ている。
この実施例では、出力段のドライブトランジスタとし
て、出力端子２と直流電源３の間にＰチャネル型のトラ
ンジスタQ12を設けるとともに、出力端子２と接地間に
はＮチャネル型のトランジスタQ11を設けている。そし
て、入力端子１の入力電圧にかかわらず、トランジスタ
Q11,Q12のベース間電位差が常に一定になるように、バ
ッファ回路11,電圧−電流変換回路12および電流−電圧
変換回路13を設けている。すなわち、バッファ回路11は
高インピーダンスの入力信号を低インピーダンスの信号
に変換し、トランジスタQ11のゲートには、入力端子１
の入力電圧に応じた電圧がバッファ回路11から与えられ
る。一方、電流−電圧変換回路12は、入力電圧に応じた
電流を生成する。この電流は、電流−電圧変換回路13で
再び電圧に変換されるが、その際、電流−電圧変換回路
13は、入力電圧が上昇（下降）しトランジスタQ11のゲ
ート・ソース間電圧VGS11が大きく（小さく）なったと
き、これに応じてトランジスタQ12のゲート・ソース間
電圧VGS12を小さく（大きく）するような電圧を出力す
る。これにより、（VGS11＋VGS12）は常に一定に保た
れ、トランジスタQ11,Q12のゲート間電位差（すなわち
Ｅ−（VGS11＋VGS12））も常に一定に保たれる。
て、出力端子２と直流電源３の間にＰチャネル型のトラ
ンジスタQ12を設けるとともに、出力端子２と接地間に
はＮチャネル型のトランジスタQ11を設けている。そし
て、入力端子１の入力電圧にかかわらず、トランジスタ
Q11,Q12のベース間電位差が常に一定になるように、バ
ッファ回路11,電圧−電流変換回路12および電流−電圧
変換回路13を設けている。すなわち、バッファ回路11は
高インピーダンスの入力信号を低インピーダンスの信号
に変換し、トランジスタQ11のゲートには、入力端子１
の入力電圧に応じた電圧がバッファ回路11から与えられ
る。一方、電流−電圧変換回路12は、入力電圧に応じた
電流を生成する。この電流は、電流−電圧変換回路13で
再び電圧に変換されるが、その際、電流−電圧変換回路
13は、入力電圧が上昇（下降）しトランジスタQ11のゲ
ート・ソース間電圧VGS11が大きく（小さく）なったと
き、これに応じてトランジスタQ12のゲート・ソース間
電圧VGS12を小さく（大きく）するような電圧を出力す
る。これにより、（VGS11＋VGS12）は常に一定に保た
れ、トランジスタQ11,Q12のゲート間電位差（すなわち
Ｅ−（VGS11＋VGS12））も常に一定に保たれる。
いま、トランジスタQ4のゲート・ソース間電圧を
VGS4、ドレイン電流をIB1（定電流源I1からのバイアス
電流）、トランジスタQ11のゲート・ソース間電圧をV
GS11、ドレイン電流をID11、トランジスタQ5のゲート・
ソース間電圧をVGS5、ドレイン電流をID5、トランジス
タQ7のゲート・ソース間電圧をVGS7、ドレイン電流をI
B2（定電流源I2からのバイアス電流）、トランジスタQ6
のゲート・ソース間電圧をVGS6、ドレイン電流をID6、
トランジスタQ12のゲート・ソース間電圧をVGS12、ドレ
イン電流をID12とし、トランジスタQ5のゲート電位を
VA、定電流源I3からのバイアス電流をIB3とすると、次
式が成立する。
VGS4、ドレイン電流をIB1（定電流源I1からのバイアス
電流）、トランジスタQ11のゲート・ソース間電圧をV
GS11、ドレイン電流をID11、トランジスタQ5のゲート・
ソース間電圧をVGS5、ドレイン電流をID5、トランジス
タQ7のゲート・ソース間電圧をVGS7、ドレイン電流をI
B2（定電流源I2からのバイアス電流）、トランジスタQ6
のゲート・ソース間電圧をVGS6、ドレイン電流をID6、
トランジスタQ12のゲート・ソース間電圧をVGS12、ドレ
イン電流をID12とし、トランジスタQ5のゲート電位を
VA、定電流源I3からのバイアス電流をIB3とすると、次
式が成立する。
VA＝VGS4＋VGS11 …（19） ＝VGS5＋R1 ID5 …（20） ここで、 β4 ;トランジスタQ4の形状で決まる定数 β11;トランジスタQ11の形状で決まる定数 β5 ;トランジスタQ5の形状で決まる定数 β6 ;トランジスタQ6の形状で決まる定数 β7 ;トランジスタQ7の形状で決まる定数 β12;トランジスタQ12の形状で決まる定数 VTHON;Nチャネルトランジスタの閾値電圧 VTHOP;Pチャネルトランジスタの閾値電圧 である。
（19），（20）式より次式が成立する。
また、 VGS12＝VGS6＋VGS7−R2 ID6 …（22） である。なお、R1,R2はそれぞれ抵抗R1,R2の抵抗値であ
る。
る。
ここで、ID6＝ID5＋IB3であるから、（21），（22）
式より次式が成立する。
式より次式が成立する。
VGS12＝VGS6＋VGS7−（R2/R1）・ （VGS11＋VGS4−VGS5）−R2 IB3 …（23） 一方、（13）〜（18）式を変形すると次式となる。
ここで、簡単のため、R1＝R2とおくと、（23）式は次
式のように変形できる。
式のように変形できる。
VGS11＋VGS12＝VGS6＋VGS7−VGS4 ＋VGS5−R2 IB3 …（30） IB1,IB2はそれぞれ定電流源I1,I2から供給される一定
のバイアス電流であるので、上記（24），（28）式より
VGS4,VGS7は一定である。またID5の変化が小さいと仮定
すれば、（26），（27）式よりVGS5,VGS6もほぼ一定と
なる。よって、R2 IB3を適当に設定することにより、
（VGS11＋VGS12）を常に一定に保つことができる。トラ
ンジスタQ11,Q12のゲート間電位差はＥ−（VGS11＋V
GS12）であるので、（VGS11＋VGS12）を一定に保つこと
により、トランジスタQ11,Q12のゲート間電位差を常に
一定に保つことができる。
のバイアス電流であるので、上記（24），（28）式より
VGS4,VGS7は一定である。またID5の変化が小さいと仮定
すれば、（26），（27）式よりVGS5,VGS6もほぼ一定と
なる。よって、R2 IB3を適当に設定することにより、
（VGS11＋VGS12）を常に一定に保つことができる。トラ
ンジスタQ11,Q12のゲート間電位差はＥ−（VGS11＋V
GS12）であるので、（VGS11＋VGS12）を一定に保つこと
により、トランジスタQ11,Q12のゲート間電位差を常に
一定に保つことができる。
一方、上記（24）〜（29）式を（17）式に代入する
と、次式が成立する。
と、次式が成立する。
ここで、簡単のため前述のように、R1＝R2とすれば、
次式が成立する。
次式が成立する。
したがって、 となる。前述のようにID5の変化が小さいとすれば、（3
3）式の右辺はほぼ一定であるので、 とおくことができる。
3）式の右辺はほぼ一定であるので、 とおくことができる。
いま、出力端子２に負荷電流が流れていない時に、ト
ランジスタQ12のドレインからトランジスタQ11のドレイ
ンに向かって流れる電流をIidleとすれば、この時Iidle
＝ID11＝ID12であるから、（33）式により次式が成立す
る。
ランジスタQ12のドレインからトランジスタQ11のドレイ
ンに向かって流れる電流をIidleとすれば、この時Iidle
＝ID11＝ID12であるから、（33）式により次式が成立す
る。
この電流値は、R2 IB3を大きくすることによって十分
小さな値に押さえることができる。
小さな値に押さえることができる。
一方、出力端子２に負荷が接続され、流出電流I
sourceがある時には、トランジスタQ12のゲート・ソー
ス間電圧VGS12が大きくなる。この場合、（30）式に示
すように、トランジスタQ11,Q12のゲート間電位差はほ
ぼ一定であるから、トランジスタQ11のゲート・ソース
間電圧VGS11は小さくなり、結果としてトランジスタト
ランジスタQ11のドレイン電流ID11は小さくなる。
sourceがある時には、トランジスタQ12のゲート・ソー
ス間電圧VGS12が大きくなる。この場合、（30）式に示
すように、トランジスタQ11,Q12のゲート間電位差はほ
ぼ一定であるから、トランジスタQ11のゲート・ソース
間電圧VGS11は小さくなり、結果としてトランジスタト
ランジスタQ11のドレイン電流ID11は小さくなる。
この状態で、出力端子２の上昇しうる最高電圧V2max
は、次式の様になる。
は、次式の様になる。
V2max＝Ｅ−V12SAT …（36） ここで、V12SATはトランジスタQ12の飽和電圧であ
る。このV12SATは、十分小さな値（例えば0.2V以下）と
することが可能である。したがって、本実施例のドライ
ブ回路によれば、（10）式で示される第３図の従来回路
の最高電圧よりも、かなり高い電圧まで動作させること
ができる。
る。このV12SATは、十分小さな値（例えば0.2V以下）と
することが可能である。したがって、本実施例のドライ
ブ回路によれば、（10）式で示される第３図の従来回路
の最高電圧よりも、かなり高い電圧まで動作させること
ができる。
一方、出力端子２に負荷が接続され、流入電流Isink
がある時には、トランジスタQ11のゲート・ソース間電
圧VGS11が大きくなる。この場合、（30）式に示すよう
に、トランジスタQ11,Q12のゲート間電位差はほぼ一定
であるから、トランジスタQ12のゲート・ソース間電圧V
GS12は小さくなり、結果としてトランジスタQ12のドレ
イン電流ID12は小さくなる。
がある時には、トランジスタQ11のゲート・ソース間電
圧VGS11が大きくなる。この場合、（30）式に示すよう
に、トランジスタQ11,Q12のゲート間電位差はほぼ一定
であるから、トランジスタQ12のゲート・ソース間電圧V
GS12は小さくなり、結果としてトランジスタQ12のドレ
イン電流ID12は小さくなる。
この状態で、出力端子２の下がり得る最低電圧V2min
は、次式の様になる。
は、次式の様になる。
V2min＝V11SAT …（37） ここで、V11SATはトランジスタQ11の飽和電圧であ
る。このV11SATは、十分小さな値（例えば0.2V以下）と
することが可能である。したがって、本実施例のドライ
ブ回路によれば、（12）式で示される第３図の従来回路
の最低電圧よりも、かなり低い電圧まで動作させること
ができる。
る。このV11SATは、十分小さな値（例えば0.2V以下）と
することが可能である。したがって、本実施例のドライ
ブ回路によれば、（12）式で示される第３図の従来回路
の最低電圧よりも、かなり低い電圧まで動作させること
ができる。
このように、本実施例によれば、出力端子２の出力電
圧のとり得る最大値が（Ｅ−0.2）Ｖ、最小値が0.2Vと
なり、出力電圧の動作範囲が従来回路に比べて十分に広
くなるという利点がある。
圧のとり得る最大値が（Ｅ−0.2）Ｖ、最小値が0.2Vと
なり、出力電圧の動作範囲が従来回路に比べて十分に広
くなるという利点がある。
第２図は、この発明によるAB級プッシュプルドライブ
回路の他の実施例を示す回路図である。この実施例にお
いて、電圧−電流変換回路12は、ＮチャネルMOSトラン
ジスタQ21,Q22より成るカレントミラー回路および抵抗R
4〜R6から構成されている。トランジスタQ21のゲート・
ドレインは共通接続され、その共通接続点は抵抗R6を介
してバッファ回路11内のトランジスタQ3のソースに接続
されている。トランジスタQ21のソースは抵抗R4を介し
て接地されている。トランジスタQ22のゲートはトラン
ジスタQ21のゲートに接続され、ドレインは電流−電圧
変換回路13内の抵抗R2とトランジスタQ7のゲートとの共
通接続点に接続され、ソースは抵抗R5を介して接地され
ている。他の構成は第１図の回路と同様である。
回路の他の実施例を示す回路図である。この実施例にお
いて、電圧−電流変換回路12は、ＮチャネルMOSトラン
ジスタQ21,Q22より成るカレントミラー回路および抵抗R
4〜R6から構成されている。トランジスタQ21のゲート・
ドレインは共通接続され、その共通接続点は抵抗R6を介
してバッファ回路11内のトランジスタQ3のソースに接続
されている。トランジスタQ21のソースは抵抗R4を介し
て接地されている。トランジスタQ22のゲートはトラン
ジスタQ21のゲートに接続され、ドレインは電流−電圧
変換回路13内の抵抗R2とトランジスタQ7のゲートとの共
通接続点に接続され、ソースは抵抗R5を介して接地され
ている。他の構成は第１図の回路と同様である。
この実施例によれば、電流−電圧変換回路13に接続さ
れているトランジスタQ22が、第１図の回路のトランジ
スタQ5と比べて、より低い電源電圧で動作可能なよう
に、トランジスタQ22のゲート電圧を低くできるような
回路構成となっている。
れているトランジスタQ22が、第１図の回路のトランジ
スタQ5と比べて、より低い電源電圧で動作可能なよう
に、トランジスタQ22のゲート電圧を低くできるような
回路構成となっている。
なお、上記実施例では、入力電圧が上昇（下降）する
と電圧−電流変換回路12の電流が大きく（小さく）な
り、その電流を受ける電流−電圧変換回路13の出力電圧
によりトランジスタQ12のゲート・ソース間電圧VGS12が
小さく（大きく）なるように、電圧−電流変換回路12,
電流−電圧変換回路13の変換特性を設定したが、入力電
圧が上昇（下降）すると電圧−電流変換回路12の電流が
小さく（大きく）なり、その電流を受ける電流−電圧変
換回路13の出力電圧によりトランジスタQ12のゲート・
ソース間電圧VGS12が小さく（大きく）なるように、電
圧−電流変換回路12,電流−電圧変換回路13の変換特性
を設定してもよい。
と電圧−電流変換回路12の電流が大きく（小さく）な
り、その電流を受ける電流−電圧変換回路13の出力電圧
によりトランジスタQ12のゲート・ソース間電圧VGS12が
小さく（大きく）なるように、電圧−電流変換回路12,
電流−電圧変換回路13の変換特性を設定したが、入力電
圧が上昇（下降）すると電圧−電流変換回路12の電流が
小さく（大きく）なり、その電流を受ける電流−電圧変
換回路13の出力電圧によりトランジスタQ12のゲート・
ソース間電圧VGS12が小さく（大きく）なるように、電
圧−電流変換回路12,電流−電圧変換回路13の変換特性
を設定してもよい。
また、上記実施例において、直流電源３の電位Ｅと接
地電位とを逆転することにより、各トランジスタQ3〜
Q7,Q11,Q12,Q21,Q22のＰチャネル,Nチャネルの極性を逆
転してドライブ回路を構成することも可能である。
地電位とを逆転することにより、各トランジスタQ3〜
Q7,Q11,Q12,Q21,Q22のＰチャネル,Nチャネルの極性を逆
転してドライブ回路を構成することも可能である。
以上説明したように、この発明によれば、一方電極が
出力端子、他方電極が第１の電源端子に接続されるとと
もに、制御電極が入力端子に連結されて該制御電極に入
力信号の電圧に応じた電圧が与えられ、制御電極・他方
電極間の電位差に応じてその導通が制御される第１のト
ランジスタと、一方電極が出力端子、他方電極が第２の
電源端子に接続され、制御電極・他方電極間の電位差に
応じてその導通が制御される第１のトランジスタと反対
極性の第２のトランジスタと、入力端子に連結され、入
力信号の電圧に応じた電流を生成する電圧−電流変換回
路と、この電圧−電流変換回路の出力と第２のトランジ
スタの制御電極との間に接続され、前記電流を電圧に変
換して第２のトランジスタの制御電極に与える電流−電
圧変換回路とを設け、この電流−電圧変換回路は、第２
のトランジスタと同一極性の第3,第４のトランジスタ
と、抵抗とから構成し、第３のトランジスタの一方電極
は抵抗の一方端に、他方電極は第２の電源端子にそれぞ
れ接続され、第４のトランジスタの一方電極は第１の電
源端子に、他方電極は第３のトランジスタの制御電極
に、制御電極は抵抗の他方端にそれぞれ接続され、第３
のトランジスタの一方電極と抵抗の一方端との接続点が
第２トランジスタの制御電極に接続され、第４のトラン
ジスタの制御電極と抵抗の他方端との接続点が電圧−電
流変換回路の出力に接続され、抵抗の他方端と第１の電
源端子との間に接続された定電流源をさらに設け、電圧
−電流変換回路および電流−電圧変換回路の変換特性
を、第1,第２のトランジスタの制御電極間の電位差が入
力信号の電圧にかかわらず一定となるように設定したの
で、第1,第２のトランジスタ導通時の出力端子の電位の
浮上り，沈み込みが少なくて済み、出力電圧の動作範囲
を広く確保できるとともに、出力端子が無負荷時のアイ
ドル電流を十分に小さく押えることが可能なAB級プッシ
ュプルドライブ回路を得ることができるという効果があ
る。
出力端子、他方電極が第１の電源端子に接続されるとと
もに、制御電極が入力端子に連結されて該制御電極に入
力信号の電圧に応じた電圧が与えられ、制御電極・他方
電極間の電位差に応じてその導通が制御される第１のト
ランジスタと、一方電極が出力端子、他方電極が第２の
電源端子に接続され、制御電極・他方電極間の電位差に
応じてその導通が制御される第１のトランジスタと反対
極性の第２のトランジスタと、入力端子に連結され、入
力信号の電圧に応じた電流を生成する電圧−電流変換回
路と、この電圧−電流変換回路の出力と第２のトランジ
スタの制御電極との間に接続され、前記電流を電圧に変
換して第２のトランジスタの制御電極に与える電流−電
圧変換回路とを設け、この電流−電圧変換回路は、第２
のトランジスタと同一極性の第3,第４のトランジスタ
と、抵抗とから構成し、第３のトランジスタの一方電極
は抵抗の一方端に、他方電極は第２の電源端子にそれぞ
れ接続され、第４のトランジスタの一方電極は第１の電
源端子に、他方電極は第３のトランジスタの制御電極
に、制御電極は抵抗の他方端にそれぞれ接続され、第３
のトランジスタの一方電極と抵抗の一方端との接続点が
第２トランジスタの制御電極に接続され、第４のトラン
ジスタの制御電極と抵抗の他方端との接続点が電圧−電
流変換回路の出力に接続され、抵抗の他方端と第１の電
源端子との間に接続された定電流源をさらに設け、電圧
−電流変換回路および電流−電圧変換回路の変換特性
を、第1,第２のトランジスタの制御電極間の電位差が入
力信号の電圧にかかわらず一定となるように設定したの
で、第1,第２のトランジスタ導通時の出力端子の電位の
浮上り，沈み込みが少なくて済み、出力電圧の動作範囲
を広く確保できるとともに、出力端子が無負荷時のアイ
ドル電流を十分に小さく押えることが可能なAB級プッシ
ュプルドライブ回路を得ることができるという効果があ
る。
第１図はこの発明によるAB級プッシュプルドライブ回路
の一実施例を示す回路図、第２図はこの発明によるAB級
プッシュプルドライブ回路の他の実施例を示す回路図、
第３図は従来のAB級プッシュプルドライブ回路を示す回
路図である。 図において、１は入力端子、２は出力端子、３は直流電
源、11はバッファ回路、12は電圧−電流変換回路、13は
電流−電圧変換回路、Q11はＰチャネルMOSトランジス
タ、Q12はＮチャネルMOSトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
の一実施例を示す回路図、第２図はこの発明によるAB級
プッシュプルドライブ回路の他の実施例を示す回路図、
第３図は従来のAB級プッシュプルドライブ回路を示す回
路図である。 図において、１は入力端子、２は出力端子、３は直流電
源、11はバッファ回路、12は電圧−電流変換回路、13は
電流−電圧変換回路、Q11はＰチャネルMOSトランジス
タ、Q12はＮチャネルMOSトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上畑 正二 兵庫県川西市久代３丁目13番21号 株式 会社ケーディーエル内 (56)参考文献 特開 昭63−153903（ＪＰ，Ａ) 特開 昭63−207209（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/30
Claims (1)
- 【請求項１】異なる第1,第２の電源電位をそれぞれ与え
る第1,第２の電源端子と、 入力および出力信号がそれぞれ与えられる入力および出
力端子と、 一方電極が前記出力端子、他方電極が前記第１の電源端
子に接続されるとともに、制御電極が前記入力端子に連
結されて該制御電極に前記入力信号の電圧に応じた電圧
が与えられ、制御電極・他方電極間の電位差に応じてそ
の導通が制御される第１のトランジスタと、 一方電極が前記出力端子、他方電極が前記第２の電源端
子に接続され、制御電極・他方電極間の電位差に応じて
その導通が制御される前記第１のトランジスタと反対極
性の第２のトランジスタと、 前記入力端子に連結され、前記入力信号の電圧に応じた
電流を生成する電圧−電流変換回路と、 前記電圧−電流変換回路の出力と前記第２のトランジス
タの制御電極との間に接続され、前記電流を電圧に変換
して前記第２のトランジスタの制御電極に与える電流−
電圧変換回路とを備え、 前記電流−電圧変換回路は、前記第２のトランジスタと
同一極性の第3,第４のトランジスタと、抵抗とからな
り、前記第３のトランジスタの一方電極は前記抵抗の一
方端に、他方電極は前記第２の電源端子にそれぞれ接続
され、前記第４のトランジスタの一方電極は前記第１の
電源端子に、他方電極は前記第３のトランジスタの制御
電極に、制御電極は前記抵抗の他方端にそれぞれ接続さ
れ、前記第３のトランジスタの一方電極と前記抵抗の一
方端との接続点が前記第２トランジスタの制御電極に接
続され、前記第４のトランジスタの制御電極と前記抵抗
の他方端との接続点が前記電圧−電流変換回路の出力に
接続され、 前記抵抗の他方端と前記第１の電源端子との間に接続さ
れた定電流源をさらに備え、 前記電圧−電流変換回路および前記電流−電圧変換回路
の変換特性は、前記第1,第２のトランジスタの制御電極
間の電位差が前記入力信号の電圧にかかわらず一定とな
るように設定されるAB級プッシュプルドライブ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189908A JP2793891B2 (ja) | 1990-07-16 | 1990-07-16 | Ａｂ級プッシュプルドライブ回路 |
| US07/717,060 US5148120A (en) | 1990-07-16 | 1991-06-18 | Class-AB push-pull drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189908A JP2793891B2 (ja) | 1990-07-16 | 1990-07-16 | Ａｂ級プッシュプルドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0477006A JPH0477006A (ja) | 1992-03-11 |
| JP2793891B2 true JP2793891B2 (ja) | 1998-09-03 |
Family
ID=16249218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189908A Expired - Lifetime JP2793891B2 (ja) | 1990-07-16 | 1990-07-16 | Ａｂ級プッシュプルドライブ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5148120A (ja) |
| JP (1) | JP2793891B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221910A (en) * | 1990-10-09 | 1993-06-22 | Sgs-Thomson Microelectronics S.A. | Single-pin amplifier in integrated circuit form |
| US5365199A (en) * | 1993-08-02 | 1994-11-15 | Motorola, Inc. | Amplifier with feedback having high power supply rejection |
| US5550495A (en) * | 1994-05-12 | 1996-08-27 | Sierra Semiconductor Corporation | All MOS voltage to current converter |
| US5504782A (en) * | 1994-07-29 | 1996-04-02 | Motorola Inc. | Current mode transmitter and receiver for reduced RFI |
| IT1291676B1 (it) * | 1997-04-28 | 1999-01-19 | Sgs Thomson Microelectronics | Stadio di uscita a cmos esente da fenomeni di deriva |
| JP3338333B2 (ja) * | 1997-06-18 | 2002-10-28 | 株式会社東芝 | 増幅回路 |
| US6131047A (en) | 1997-12-30 | 2000-10-10 | Ericsson Inc. | Radiotelephones having contact-sensitive user interfaces and methods of operating same |
| JP4015405B2 (ja) * | 2001-11-07 | 2007-11-28 | 富士通株式会社 | プッシュプル増幅回路 |
| US7839994B1 (en) | 2005-03-01 | 2010-11-23 | Marvell International Ltd. | Class A-B line driver for gigabit Ethernet |
| EP2154783B1 (en) * | 2008-08-14 | 2012-10-03 | STMicroelectronics (Grenoble) SAS | Amplifying circuit |
| GB2477572B (en) * | 2010-02-09 | 2012-01-04 | Toshiba Res Europ Ltd | High power wideband amplifier and method |
| US10177713B1 (en) | 2016-03-07 | 2019-01-08 | Ali Tasdighi Far | Ultra low power high-performance amplifier |
| CN110798199B (zh) * | 2018-08-01 | 2024-04-26 | 联合汽车电子有限公司 | Mos管驱动电路 |
| EP4033659B1 (en) | 2020-11-25 | 2023-11-01 | Changxin Memory Technologies, Inc. | Drive circuit and memory chip |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570128A (en) * | 1984-07-05 | 1986-02-11 | National Semiconductor Corporation | Class AB output circuit with large swing |
| JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
| JP2542375B2 (ja) * | 1987-02-24 | 1996-10-09 | 旭化成マイクロシステム株式会社 | 演算増幅器 |
| US5057789A (en) * | 1990-07-31 | 1991-10-15 | At&T Bell Laboratories | Class AB CMOS amplifier |
-
1990
- 1990-07-16 JP JP2189908A patent/JP2793891B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-18 US US07/717,060 patent/US5148120A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0477006A (ja) | 1992-03-11 |
| US5148120A (en) | 1992-09-15 |
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