KR100964625B1 - 부트스트랩 초기화 회로로 구성된 펄스 구동기 및부트스트랩 초기화 방법 - Google Patents

부트스트랩 초기화 회로로 구성된 펄스 구동기 및부트스트랩 초기화 방법 Download PDF

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Abstract

본 발명은 부트스트랩 초기화 회로로 구성된 펄스 구동기 및 부트스트랩 초기화 방법에 관한 것으로, 보다 자세하게는 리셋부를 이용하여 푸시풀 회로를 제어하여 부트스트랩 회로를 초기화할 수 있는 부트스트랩 초기화 회로로 구성된 펄스 구동기 및 부트스트랩 초기화 방법에 관한 것이다.
본 발명의 부트스트랩 초기화 회로로 구성된 펄스 구동기는 상측 트랜지스터와 하측 트랜지스터로 구성되어 트랜스듀서를 구동하고 부트스트랩 회로 제어 신호를 출력하는 구동기; 하기의 상측 전치 구동기 제어 신호와 하측 전치 구동기 제어 신호를 입력받아 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 출력하고, 상기 상측 트랜지스터와 하측 트랜지스터를 구동시키는 상측 전치 구동기와 하측 전치 구동기로 구성되는 전치 구동기; 상기 하측 전치 구동기와 하기의 부트스트랩 회로에 전원을 공급하는 전치 구동기 전원공급원; 상기 전치 구동기 전원공급원에서 전원을 공급받아 상기 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로; 펄스 신호를 입력받아 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호로 분리하는 부동시간 제어기; 상기 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호를 입력받아 상기 상측 전치 구동기를 제어하는 상측 전치 구동기 제어신호와 상기 하측 전치 구동기를 제어하는 하측 전치 구동기 제어신호를 출력하는 리셋부; 및 상기 리셋부와 상기 전치 구동기를 동작시키는 인에이블 신호를 출력하는 상태 제어기를 포함함에 기술적 특징이 있다.
펄스 구동기, 부트스트랩, 리셋, 초기화

Description

부트스트랩 초기화 회로로 구성된 펄스 구동기 및 부트스트랩 초기화 방법{Initialization of bootstrap circuits in pulse drivers and method therefore}
본 발명은 부트스트랩 초기화 회로로 구성된 펄스 구동기 및 부트스트랩 초기화 방법에 관한 것으로, 보다 자세하게는 리셋부를 이용하여 푸시풀 회로를 제어함으로써 부트스트랩 회로를 초기화할 수 있는 부트스트랩 초기화 회로로 구성된 펄스 구동기 및 부트스트랩 초기화 방법에 관한 것이다.
부트스트랩 회로는 기존의 전압원 또는 펄스 신호원으로부터 추가적인 전압을 제공하기 위해 구동기 회로들에서 이용된다. 특히, 부트스트랩 전원은 부하를 구동하는 2개의 전력 MOSFET들을 포함하는 푸시풀 스위칭 회로를 구동하는 구동기의 상위측 구동기에 전압을 공급하는데에 사용된다.
도 1은 종래의 펄스 구동기(100)의 블록도이다.
도 1을 참조하면, 종래의 펄스 구동기(100)는 상측(high-side) 트랜지스터와 하측(low-side) 트랜지스터로 구성되어 트랜스듀서(110)를 구동하기 위한 구동기(120), 구동기(120)의 상측 트랜지스터(M1)를 구동하는 상측 전치 구동기(high-side pre-driver)와 구동기(120)의 하측 트랜지스터(M2)를 구동하는 하측 전치 구동기(low-side pre-driver)를 포함한 전치 구동기(130), 전치 구동기 전원공급원(180)에서 전원을 공급받아 상기 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로(140), 펄스 입력신호를 상측 트랜지스터 제어 신호와 하측 트랜지스터 제어 신호로 생성하는 부동시간 제어기(150), 전치 구동기(130)에 인에이블 신호를 보내는 상태 제어기(160), 부트스트랩 회로(140)를 초기화하기 위한 풀-다운(full-down) 회로(170), 하측 전치 구동기와 부트스트랩 회로(140)에 전원을 공급하는 전치 구동기 전원공급원(180)으로 구성된다.
부트스트랩 회로(140)는 전치 구동기(130)의 출력전압이 0V일 때 전치 구동기 전원공급원(180)의 출력전압을 충전하는 커패시터(141), 커패시터(141)의 방전을 막는 다이오드(142)로 구성된다(도 2참조).
펄스 구동기(100)는 전압 측면에서 보면 펄스 입력신호를 트랜스듀서(110)에 전달하는 회로이다. 그러나 펄스 입력신호는 임피던스가 낮고 큰 전류가 흐르는 트랜스듀서(110)를 구동할 전력이 없다.
반면에, 구동기(120)의 출력은 푸시풀(push-pull) 회로 등을 사용함으로써, 동일한 파형에 큰 전류 구동능력을 갖는다. 전류 구동능력이 좋다는 것은 구동기(120)의 상측 트랜지스터(M1)와 하측 트랜지스터(M2)의 크기가 크다는 것을 의미하고, 이에 따라, 이들을 구동할 상측 전치 구동기와 하측 전치 구동기를 포함한 전치 구동기(130)가 사용된다.
도 3은 종래 기술에 따른 펄스 구동기의 전치 구동기와 구동기의 내부 구성도이며, 도 3을 참조하면, 전치 구동기(130)가 구동기(120)의 소자(M1,M2)를 구동할 때는 소자(M1,M2)의 게이트 단자와 소스 단자에 전압차를 인가하여 온/오프를 제어한다. 전압차가 VPRE가 되면 소자가 온되고, 0V가 되면 소자가 오프된다. 하측 전치 구동기는 구동기의 하측 트랜지스터(M2)의 소스 단자가 접지(GND)에 연결되어 있기 때문에 하측 트랜지스터(M2)가 온될 때 게이트 단자에 하측 트랜지스터의 구동 전압(VPRE)을 공급할 수 있다.
그러나, 구동기(120)의 상측 트랜지스터(M1)의 소스 단자는 트랜스듀서(110)에 연결되기 때문에 상측 트랜지스터(M1)가 온될 때 게이트 단자와 소스 단자의 전압차가 VPRE가 되지 않을 뿐만 아니라 소스 단자의 전압이 상승하면서 상측 트랜지스터(M1)가 오프된다. 따라서, 부트스트랩 회로(140)를 사용하여 구동기(120)의 출력전압에 따라 전치 구동기(130)의 전원전압을 증가시켜 수학식 1을 만족시켜야 한다.
Figure 112008052193237-pat00001
여기서, VBTS는 부트스트랩 회로(140)에서 생성되어 상측 전치 구동기(130)에 공급하는 전원전압이다.
부트스트랩 회로(140)는 출력전압이 구동기(120)의 출력전압에 따라 시시각각 변해야 하므로 스스로 전원을 생성하는 회로를 사용하여 구현할 수 없다. 따라서, 도 2와 같이 전하펌프(charge pump) 형태로 설계한다.
처음에 구동기(120)의 출력전압이자 출력신호인 부트스트랩 회로 제어 신호(OUT)가 0 V가 되면 커패시터(141)가 충전되어 VBTS는 VPRE가 되고 이후에 OUT이 VDRV가 되면 다이오드(142) 때문에 커패시터(141)에 충전된 전하가 방전되지 않고 VBTS는 VDRV+VPRE가 되어 수학식 1을 만족시키게 된다.
그러나 처음에 구동기(120)의 출력전압이자 출력신호인 부트스트랩 회로 제어 신호(OUT)가 VDRV가 되면 일반적으로 VDRV가 VPRE보다 크기 때문에 VBTS에는 아무것도 충전되지 않으며 이에 따라 상측 전치 구동기는 정상적으로 동작하지 않게 된다. 따라서 부트스트랩 회로(140)는 구동기(120)의 출력전압이자 출력신호인 부트스트랩 회로 제어 신호(OUT)를 0 V로 만들어 커패시터(141)를 충전하는 초기화 과정이 반드시 이루어져야 한다.
종래의 펄스 구동기(100)에서는 부트스트랩 회로(140)를 초기화하기 위해 구동기(120)의 출력에 풀-다운 회로(170)를 연결하였다.
이 풀-다운 회로(170)는 상태 제어기(160)에서 인에이블 신호(OUTE)가 로우(low)가 되어 구동기(120)가 활성화되기 전에 구동기(120)의 출력전압이자 출력신호인 부트스트랩 제어 회로 신호(OUT)를 0V로 만들어 커패시터(141)를 충전함으로써 부트스트랩 회로(140)를 초기화한다.
따라서, 상기와 같은 종래의 풀-다운 회로(170)는 큰 전류를 구동할 수 있어야하므로 별도의 전류 구동회로나 외부 소자가 필요하게 되어 집적회로에서 큰 면적을 차지하게 되는 문제점이 있다.
상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 활성화된 구동기를 제어하여 부트스트랩 회로를 초기화하므로 별도의 전류 구동회로나 외부 소자가 필요없는 부트스트랩 초기화 회로로 구성된 펄스 구동기 및 부트스트랩 초기화 방법을 제공함에 그 목적이 있다.
또한, 본 발명은 간단한 디지털 로직을 사용하여 구동기를 제어하여 부트스트랩 회로를 초기화하므로 작은 사이즈의 펄스 구동기를 제공하는 부트스트랩 초기화 회로로 구성된 펄스 구동기 및 부트스트랩 초기화 방법을 제공함에 다른 목적이 있다.
본 발명의 상기 목적은 상측 트랜지스터와 하측 트랜지스터로 구성되어 트랜스듀서를 구동하고 부트스트랩 회로 제어 신호를 출력하는 구동기; 하기의 상측 전치 구동기 제어 신호와 하측 전치 구동기 제어 신호를 입력받아 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 출력하고, 상기 상측 트랜지스터와 하측 트랜지스터를 구동시키는 상측 전치 구동기와 하측 전치 구동기로 구성되는 전치 구동기; 상기 하측 전치 구동기와 하기의 부트스트랩 회로에 전원을 공급하는 전치 구동기 전원공급원; 상기 전치 구동기 전원공급원에서 전원을 공급받아 상기 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로; 펄스 신호를 입력받아 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호로 분리하는 부동시간 제어기; 상기 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호를 입력받아 상기 상측 전치 구동기를 제어하는 상측 전치 구동기 제어신호와 상기 하측 전치 구동기를 제어하는 하측 전치 구동기 제어신호를 출력하는 리셋부; 및 상기 리셋부와 상기 전치 구동기를 동작시키는 인에이블 신호를 출력하는 상태 제어기를 포함하는 부트스트랩 초기화 회로로 구성된 펄스 구동기에 의해 달성된다.
본 발명의 다른 목적은 상측 트랜지스터와 하측 트랜지스터로 구성되어 트랜스듀서를 구동하고 부트스트랩 회로 제어 신호를 출력하는 구동기; 하기의 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호를 입력받아 상측 트랜지스터 온/오프 신호와 하측 온/오프 신호를 출력하고, 상기 상측 트랜지스터와 하측 트랜지스터를 구동시키는 상측 전치 구동기와 하측 전치 구동기로 구성되는 전치 구동기; 상기 하측 전치 구동기와 하기의 부트스트랩 회로에 전원을 공급하는 전치 구동기 전원공급원; 상기 전치 구동기 전원공급원에서 전원을 공급받아 상기 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로; 펄스 신호를 입력받아 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호로 출력하는 리셋 및 부동시간 제어기; 및 상기 리셋 및 부동시간 제어기와 상기 전치 구동기를 동작시키는 인에이블 신호를 출력하는 상태 제어기를 포함하는 부트스트랩 초기화 회로로 구성된 부트스트랩 초기화 회로로 구성된 펄스 구동기에 의해 달성된다.
본 발명의 또 다른 목적은 상측 트랜지스터와 하측 트랜지스터로 구성되어 트랜스듀서를 구동하고 부트스트랩 회로 제어 신호를 출력하는 구동기; 하기의 상 측 트랜지스터 제어신호와 하측 트랜지스터 제어신호를 입력받아 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 출력하고, 상기 상측 트랜지스터와 하측 트랜지스터를 구동시키는 상측 전치 구동기와 하측 전치 구동기로 구성되는 전치 구동기; 상기 하측 전치 구동기와 하기의 부트스트랩 회로에 전원을 공급하는 전치 구동기 전원공급원; 상기 전치 구동기 전원공급원에서 전원을 공급받아 상기 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로; 펄스 신호를 입력받아 상측 트랜지스터 상태 알림신호와 하측 트랜지스터 상태 알림신호 및 리셋 동작 선택신호로 분리하는 리셋부; 상기 상측 트랜지스터 상태 알림신호와 하측 트랜지스터 상태 알림신호 및 리셋 동작 선택신호를 입력받아 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호로 출력하는 부동시간 제어기; 상기 리셋부와 상기 전치 구동기를 동작시키는 인에이블 신호를 출력하는 상태 제어기를 포함하는 부트스트랩 초기화 회로로 구성된 펄스 구동기에 의해 달성된다.
또한, 본 발명의 상기 리셋부는 상기 구동기의 상측 트랜지스터 및 하측 트랜지스터의 온/오프를 제어하여 부트스트랩 회로를 초기화시키는 것이 바람직하다.
또한, 본 발명의 상기 리셋 및 부동시간 제어기는 상기 구동기의 상측 트랜지스터 및 하측 트랜지스터의 온/오프를 제어하여 부트스트랩 회로를 초기화시키는 것이 바람직하다.
또한, 본 발명의 상기 리셋부는 상기 부동시간 제어기의 입력신호를 제어하여 부트스트랩 회로를 초기화시키는 것이 바람직하다.
또한, 본 발명의 상기 리셋부는 상기 인에이블 신호를 수신하여 일정 시간 지연된 신호를 발생하는 딜레이 회로부; 상기 딜레이 회로부의 출력 신호를 수신하여 반전된 신호를 발생하는 인버터; 상기 인버터에서 반전된 신호와 상기 부동시간 제어기에서 출력하는 상측 트랜지스터 제어신호를 수신하여 NAND 연산하여 연산된 신호를 상기 전치 구동기의 상측 전치 구동기로 송신하는 NAND 게이트; 및 상기 딜레이 회로부의 출력 신호와 상기 부동시간 제어기에서 출력하는 하측 트랜지스터 제어신호를 수신하여 NOR 연산하여 연산된 신호를 상기 전치 구동기의 하측 전치 구동기로 송신하는 NOR 게이트로 구성됨이 바람직하다.
또한, 본 발명의 상기 리셋부는 상기 인에이블 신호를 수신하여 일정 시간 지연된 신호를 발생하는 딜레이 회로부; 상기 딜레이 회로부의 출력 신호를 수신하여 반전된 신호를 발생하는 제 1인버터; 상기 제 1인버터에서 반전된 신호와 입력펄스신호를 수신하여 AND 연산하여 연산된 신호를 상기 부동신호 제어기로 송신하는 AND 게이트; 상기 제 1인버터에서 반전된 신호와 제 2인버터에 의해 상측 트랜지스터 오프 확인 신호를 수신하여 NAND 연산하여 연산된 신호를 상기 부동신호 제어기로 송신하는 NAND 게이트; 및 상기 제 1인버터에서 반전된 신호와 제 3인버터에 의해 하측 트랜지스터 오프 확인 신호를 수신하여 NAND 연산하여 연산된 신호를 상기 부동신호 제어기로 송신하는 NAND 게이트로 구성됨이 바람직하다.
또한, 본 발명의 상기 구동기는 푸시풀 회로로 구성됨이 바람직하다.
또한, 본 발명의 상기 부트스트랩 회로는 상기 구동기의 출력 노드에 연결되어 상기 구동기의 출력전압이 0V일 때 상기 전치 구동기 전원공급원의 출력 전압을 충전하는 커패시터; 및 상기 커패시터의 방전을 방지하는 다이오드로 구성됨이 바 람직하다.
또한, 본 발명의 상기 부트스트랩 회로에서 부트스트랩핑된 전압은
Figure 112008052193237-pat00002
임이 바람직하다.
또한, 본 발명의 다른 목적은 펄스 구동기의 부트스트랩 회로를 초기화하는 방법에 있어서, 펄스 신호를 입력받은 부동시간 제어기가 상측 트랜지스터 제어 신호와 하측 트랜지스터 제어 신호를 분리하고, 상태 제어기에서 하이로 인가된 인에이블 신호를 하기의 리셋부와 전치 구동기로 출력하는 제 1단계; 상기 상태 제어기에서 출력된 인에이블 신호를 입력받은 리셋부가 로우로 인가한 상측 전치 구동기 제어신호와 하이로 인가한 하측 전치 구동기 제어신호를 전치 구동기로 인가하는 제 2단계; 상기 리셋부에서 상기 상측 전치 구동기 제어신호와 하측 전치 구동기 제어신호를 입력받은 전치 구동기가 로우로 인가된 상측 트랜지스터 온/오프 신호와 하이로 인가된 하측 트랜지스터 온/오프 신호를 구동기로 인가하는 제 3단계: 및 상기 전치 구동기에서 상기 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 입력받은 구동기가 로우로 인가된 부트스트랩 회로 제어 신호를 부트스트랩 회로로 인가하는 제 4단계를 포함하는 펄스 구동기의 부트스트랩 회로 초기화 방법에 의해 달성된다.
또한, 본 발명의 다른 목적은 펄스 구동기의 부트스트랩 회로를 초기화하는 방법에 있어서, 상태 제어기에서 하이로 인가된 인에이블 신호를 하기의 리셋 및 부동시간 제어기와 전치 구동기로 출력하는 제 1단계; 펄스 신호와 상기 상태 제어 기에서 하이로 인가된 인에이블 신호를 입력받은 리셋 및 부동시간 제어기가 상측 트랜지스터 제어 신호와 하측 트랜지스터 제어 신호를 분리하는 제 2단계; 상기 리셋 및 부동시간 제어기에서 로우로 인가된 상기 상측 트랜지스터 제어 신호와 하이로 인가된 하측 트랜지스터 제어 신호를 입력받은 전치 구동기가 로우로 인가된 상측 트랜지스터 온/오프 신호와 하이로 인가된 하측 트랜지스터 온/오프 신호를 구동기로 인가하는 제 3단계: 및 상기 전치 구동기에서 상기 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 입력받은 구동기가 로우로 인가된 부트스트랩 회로 제어 신호를 부트스트랩 회로로 인가하는 제 4단계를 포함하는 펄스 구동기의 부트스트랩 회로 초기화 방법에 의해서 달성된다.
또한, 본 발명의 다른 목적은 펄스 구동기의 부트스트랩 회로를 초기화하는 방법에 있어서, 펄스 신호와 상태 제어기에서 하이로 인가된 인에이블 신호를 입력받은 리셋부가 하이로 인가된 상측 트랜지스터 상태 알림신호, 하이 및 로우 중 어느 하나로 인가된 하측 트랜지스터 상태 알림신호 및 로우로 인가된 리셋 동작 선택 신호를 부동시간 제어기로 인가하는 제 1단계; 상기 리셋부에서 상기 상측 트랜지스터 상태 알림신호, 하측 트랜지스터 상태 알림신호 및 리셋 동작 선택 신호를 입력받은 부동시간 제어기가 로우로 인가된 상측 트랜지스터 제어 신호와 하이로 인가된 하측 트랜지스터 제어신호를 전치 구동기로 인가하는 제 2단계; 상기 부동시간 제어기에서 상기 상측 트랜지스터 제어 신호와 하측 트랜지스터 제어신호를 입력받은 전치 구동기가 로우로 인가된 상측 트랜지스터 온/오프 신호와 하이로 인가된 하측 트랜지스터 온/오프 신호를 구동기로 인가하는 제 3단계: 및 상기 전치 구동기에서 상기 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 입력받은 구동기가 로우로 인가된 부트스트랩 회로 제어 신호를 부트스트랩 회로로 인가하는 제 4단계를 포함하는 펄스 구동기의 부트스트랩 회로 초기화 방법에 의해서 달성된다.
따라서, 본 발명의 부트스트랩 초기화 회로로 구성된 펄스 구동기 및 부트스트랩 초기화 방법은 활성화된 푸시풀 회로를 제어하여 부트스트랩 회로를 초기화함으로써 별도의 전류 구동회로 또는 외부 소자를 필요하지 않는 장점이 있고, 간단한 디지털 로직을 사용하여 구동기를 제어하여 부트스트랩 회로를 초기화하므로 작은 사이즈의 펄스 구동기를 제공하는 현저하고도 유리한 효과가 있다.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들 이 있을 수 있음을 이해하여야 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4는 본 발명에 따른 펄스 구동기의 제 1실시예이다.
도 4를 참조하면, 펄스 구동기는 상측 트랜지스터(M1)와 하측 트랜지스터(M2)로 구성되어 트랜스듀서(210)를 구동하기 위한 구동기(220), 구동기(220)의 상측 트랜지스터(M1)를 구동하는 상측 전치 구동기와 구동기(220)의 하측 트랜지스터(M2)를 구동하는 하측 전치 구동기를 포함한 전치 구동기(230), 하측 전치 구동기와 부트스트랩 회로(240)에 전원을 공급하는 전치 구동기 전원공급원(200), 전치 구동기 전원공급원(200)에서 전원을 공급받아 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로(240), 펄스 입력신호를 상측 트랜지스터 제어 신호와 하측 트랜지스터 제어 신호로 생성하는 부동시간 제어기(250), 전치 구동기(230)에 인에이블 신호를 보내는 상태 제어기(260), 부트스트랩 회로(240)를 초기화하기 위한 리셋부(280)로 구성된다.
상기 펄스 구동기의 구동기(220), 전치 구동기 전원공급원(200), 전치 구동기(230), 부트스트랩 회로(240), 부동시간 제어기(250), 상태 제어기(260)는 도 1의 펄스 구동기와 동일하게 동작한다.
펄스 구동기에서, 상측 트랜지스터(M1)과 하측 트랜지스터(M2)는 트랜스듀서(210)를 구동하기 위해 많은 전류를 교대로 사용한다. 그러나, 상기 두 트랜지스터(M1,M2) 중 하나가 오프되고 다른 하나가 온될 때, 동시에 온되는 순간이 발생하 면 불필요한 전류를 사용하게 된다. 따라서, 상기 두 트랜지스터(M1,M2)가 동시에 온되지 않도록 상기 두 트랜지스터(M1,M2)가 오프되었는지를 확인하는 트랜지스터 오프 확인부(미도시)가 전치 구동기(220)에 포함되어 있다.
트랜지스터 오프 확인부는 부동시간 제어기(250)로 상측 트랜지스터(M1)가 오프된 것을 확인시켜 주는 신호인 상측 트랜지스터 오프 확인신호(FBHS)와 하측 트랜지스터(M2)가 오프된 것을 확인시켜 주는 신호인 하측 트랜지스터 오프 확인신호(FBLS)를 송신한다. 예를 들어, 상측 트랜지스터 오프 확인신호(FBHS)가 부동시간 제어기(250)로 전송되면, 부동시간 제어기(250)는 상측 트랜지스터(M1)가 오프된 것을 확인하여 하측 트랜지스터 제어 신호(DGLS)를 구동기(220)에 전송하여, 구동기(220)의 하측 트랜지스터(M2)는 온된다.
도 5는 본 발명에 따른 리셋부의 제 1실시예이다.
도 5를 참조하면, 리셋부(280)는 인에이블 신호를 수신하여 일정 시간 지연된 신호를 발생하는 딜레이 회로부(281)와 딜레이 회로부(281)의 출력 신호를 수신하여 반전된 신호를 발생하는 인버터(282)와 인버터(282)에서 반전된 신호와 부동시간 제어기(150)에서 출력하는 상측 트랜지스터 제어신호를 수신하여 NAND 연산된 신호를 전치 구동기의 상측 전치 구동기로 송신하는 NAND 게이트(283)와 딜레이 회로부(281)의 출력 신호와 부동시간 제어기에서 출력하는 하측 트랜지스터 제어신호를 수신하여 NOR 연산된 신호를 전치 구동기의 하측 전치 구동기로 송신하는 NOR 게이트(284)로 구성된다.
리셋부(280)는 입력되는 펄스 신호와 관계없이 인에이블 신호에 따라 구동 기(220)의 상측 트랜지스터(M1)과 하측 트랜지스터(M2)의 온/오프를 제어할 수 있으므로 구동기(220)를 통하여 부트스트랩 회로(240)를 초기화시킬 수 있다.
도 6은 본 발명에 따른 펄스 구동기의 제 1실시예의 타이밍도이다.
도 4와 도 6을 참조하면, 첫번째 파형(Pulse)과 같은 펄스 입력신호가 부동시간 제어기(250)에 입력되면 상측 트랜지스터 제어 신호(DGHS)가 하이일 때는 하측 트랜지스터 제어 신호(DGLS)를 로우로 바뀌고 상측 트랜지스터 제어 신호(DGHS)가 로우일 때는 하측 트랜지스터 제어 신호(DGLS)가 하이로 바뀌는 펄스신호들이 출력된다.
상태 제어기(260)으로부터 두번째 파형(OUTE)과 같은 인에이블 신호(OUTE)가 리셋부(280)에 입력되면 리셋부(280)의 딜레이 회로에 의해 세번째 파형(RST)과 같은 리셋부(280)의 딜레이 회로의 출력신호(RST)가 발생되어 리셋부(280)에서 네번째(RGHS)와 다섯번째 파형(RGLS)과 같은 상측 전치 구동기 제어신호(RGHS)와 하측 전치 구동기 제어신호(RGLS)들이 출력된다.
상측 전치 구동기 제어신호(RGHS)와 하측 전치 구동기 제어신호(RGLS)가 전치 구동기(230)를 통과하면 여섯번째(GHS)와 일곱번째 파형(GLS)과 같은 상측 트랜지스터 온/오프 신호(GHS)와 하측 트랜지스터 온/오프 신호(GLS)가 구동기(220)에 전달된다.
여덟번째 파형(OUT)과 같은 구동기(220)의 출력 신호이자 부트스트랩 회로 제어 신호(OUT)가 부트스트랩 회로(240)에 입력되어 부트스트랩 회로(240) 초기화가 제어된다.
부트스트랩 회로의 초기화 구간은 상태 제어기(260)에서 인에이블 신호(OUTE)가 하이로 인가될 때부터, 딜레이 회로의 출력이 딜레이 회로의 지연시간에 의해 하이로 유지되는 구간으로서, 리셋부(280)에서 상측 전치 구동기 제어신호(RGHS)는 로우로 인가하고 하측 전치 구동기 제어신호(RGLS)는 하이로 인가한다.
상측 전치 구동기 제어신호(RGHS)와 하측 전치 구동기 제어신호(RGLS)가 전치 구동기(230)에 입력되면, 상측 트랜지스터 온/오프 신호(GHS)는 로우로 인가하고 하측 트랜지스터 온/오프 신호(GLS)는 하이로 인가된다.
상태 제어기(260)의 인에이블 신호(OUTE)가 상승하는 시점부터 리셋부(280)의 딜레이 회로의 출력신호(RST)가 하강하는 시점까지 상측 트랜지스터 온/오프 신호(GHS)는 로우가 유지되며, 하측 트랜지스터 온/오프 신호(GLS)는 하이로 유지되어 구동기(220)의 상측 트랜지스터(M1)를 오프시키고 하측 트랜지스터(M2)를 온시킨다.
구동기(220)의 상측 트랜지스터(M1)가 오프되고 하측 트랜지스터(M2)가 온되면 부트스트랩 회로 제어 신호(OUT)는 로우로 인가되어 부트스트랩의 커패시터에 전치 구동기 전원공급원(200)의 출력전압을 충전시킴으로써 부트스트랩 회로(240)는 초기화된다.
따라서, 본 발명에서 제안한 펄스 구동기는 구동기(220)가 활성화된 후에 부트스트랩 회로(240)를 초기화할 수 있으므로, 별도의 전류 구동회로를 연결할 필요가 없다.
도 7과 도 8은 본 발명에 따른 펄스 구동기의 제 2실시예 및 타이밍도이다.
도 7을 참조하면, 펄스 구동기는 리셋부의 기능을 포함한 리셋 및 부동시간 제어기(290), 상측 트랜지스터(M1)와 하측 트랜지스터(M2)로 구성되어 트랜스듀서(210)를 구동하기 위한 구동기(220), 구동기(220)의 상측 트랜지스터(M1)를 구동하는 상측 전치 구동기와 구동기(220)의 하측 트랜지스터(M2)를 구동하는 하측 전치 구동기를 포함한 전치 구동기(230), 하측 전치 구동기와 부트스트랩 회로(240)에 전원을 공급하는 전치 구동기 전원공급원(200), 전치 구동기 전원공급원(200)에서 전원을 공급받아 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로(240), 전치 구동기(230)에 인에이블 신호를 보내는 상태 제어기(260)로 구성된다.
리셋 및 부동시간 제어기(290)를 제외한 구동기(220), 전치 구동기(230), 전치 구동기 전원공급원(200), 부트스트랩 회로(240), 상태 제어기(260)는 본 발명에 따른 펄스 구동기의 제 1실시예와 동일하게 동작한다.
리셋 및 부동시간 제어기(290)는 리셋 기능이 있는 부동시간 제어기를 사용함으로써 펄스 구동기의 제 1실시예의 리셋부를 사용하지 않게 된다.
도 7과 도 8을 참조하면, 첫번째 파형(Pulse)과 같은 펄스 입력신호와 두번째 파형(OUTE)과 같은 인에이블 신호(OUTE)가 리셋 및 부동시간 제어기(290)에 입력되면 상측 트랜지스터 제어 신호(DGHS)가 하이일 때는 하측 트랜지스터 제어 신호(DGLS)를 로우로 바꾸고 상측 트랜지스터 제어 신호(DGHS)가 로우일 때는 하측 트랜지스터 제어 신호(DGLS)가 하이로 바꾸는 펄스신호들이 출력된다.
상측 트랜지스터 제어 신호(DGHS)와 하측 트랜지스터 제어 신호(DGLS)들이 전치 구동기(230)를 통과하면 여섯번째(GLS)와 일곱번째 파형(GLS)과 같은 상측 트 랜지스터 온/오프 신호(GHS)와 하측 트랜지스터 온/오프 신호(GLS)가 구동기(220)에 전달된다.
여덟번째 파형(OUT)과 같은 구동기(220)의 출력 신호이자 부트스트랩 회로 제어 신호(OUT)가 부트스트랩 회로(240)에 입력되어 부트스트랩 회로(240) 초기화가 제어된다.
부트스트랩 회로의 초기화 구간은 상태 제어기(260)에서 인에이블 신호(OUTE)가 하이로 인가될 때부터, 딜레이 회로의 출력이 회로의 지연시간에 의해 하이로 유지되는 구간으로서, 리셋 및 부동시간 제어기(290)에서 상측 트랜지스터 제어 신호(DGHS)는 로우로 인가되고, 하측 트랜지스터 제어 신호(DGLS)는 하이로 인가된다.
상측 트랜지스터 제어 신호(DGHS)와 하측 트랜지스터 제어 신호(DGLS)가 전치 구동기(130)에 입력되면, 상측 트랜지스터 온/오프 신호(GHS)는 로우로 인가되고 하측 트랜지스터 온/오프 신호(GLS)는 하이로 인가된다.
상태 제어기(260)의 인에이블 신호(OUTE)가 상승하는 시점부터 리셋부(280)의 딜레이 회로의 출력신호(RST)가 하강하는 시점까지 상측 트랜지스터 온/오프 신호(GHS)는 로우가 유지되며, 하측 트랜지스터 온/오프 신호(GLS)는 하이로 유지되어 구동기(220)의 상측 트랜지스터(M1)를 오프시키고 하측 트랜지스터(M2)를 온시킨다.
구동기(220)의 상측 트랜지스터(M1)가 오프되고 하측 트랜지스터(M2)가 온되면 부트스트랩 회로 제어 신호(OUT)는 로우로 인가되어 부트스트랩의 커패시터에 전치 구동기 전원공급원(200)의 출력전압을 충전시킴으로써 부트스트랩 회로(240)는 초기화된다.
도 9와 도 11은 본 발명에 따른 펄스 구동기의 제 3실시예 및 타이밍도이다.
도 9를 참조하면, 펄스 구동기는 상측 트랜지스터(M1)와 하측 트랜지스터(M2)로 구성되어 트랜스듀서(210)를 구동하기 위한 구동기(220), 구동기(220)의 상측 트랜지스터(M1)를 구동하는 상측 전치 구동기와 구동기(220)의 하측 트랜지스터(M2)를 구동하는 하측 전치 구동기를 포함한 전치 구동기(230), 하측 전치 구동기와 부트스트랩 회로(240)에 전원을 공급하는 전치 구동기 전원공급원(200), 전치 구동기 전원공급원(200)에서 전원을 공급받아 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로(240), 펄스 입력신호를 상측 트랜지스터 제어 신호와 하측 트랜지스터 제어 신호로 생성하는 부동시간 제어기(250), 전치 구동기(230)에 인에이블 신호를 보내는 상태 제어기(260), 부트스트랩 회로(240)를 초기화하기 위한 리셋부(300)로 구성된다.
상기 펄스 구동기의 구동기(220), 전치 구동기(230), 전치 구동기 전원공급원(200), 부트스트랩 회로(240), 부동시간 제어기(250), 상태 제어기(260)는 도 1의 펄스 구동기와 동일하게 동작한다.
도 10은 본 발명에 따른 리셋부의 제 2실시예이다.
도 10을 참조하면, 리셋부(300)는 펄스 구동기의 제 1실시예와 다르게 부동시간 제어기(250)의 앞단에 위치하며, 상기 인에이블 신호를 수신하여 일정 시간 지연된 신호를 발생하는 딜레이 회로부(301), 상기 딜레이 회로부(301)의 출력 신 호를 수신하여 반전된 신호를 발생하는 제 1인버터(302), 상기 제 1인버터(302)에서 반전된 신호와 입력펄스신호를 수신하여 AND 연산하여 연산된 신호를 상기 부동신호 제어기로 송신하는 AND 게이트(303), 상기 제 1인버터(302)에서 반전된 신호와 제 2인버터(304)에 의해 상측 트랜지스터(M1) 오프 확인 신호를 수신하여 NAND 연산하여 연산된 신호를 상기 부동신호 제어기(250)로 송신하는 NAND 게이트(305), 상기 제 1인버터(302)에서 반전된 신호와 제 3인버터(306)에 의해 하측 트랜지스터 오프 확인 신호를 수신하여 NAND 연산하여 연산된 신호를 상기 부동신호 제어기(205)로 송신하는 NAND 게이트(307)로 구성된다.
도 9와 도 11을 참조하면, 첫번째 파형(Pulse)과 같은 펄스 입력신호와 두번째 파형(OUTE)과 같은 상태 제어기(260)의 인에이블 신호(OUTE)를 리셋부(300)의 딜레이 회로에 입력되면 리셋부(300)의 딜레이 회로의 출력신호(RST)가 출력된다. 리셋부의 딜레이 회로의 출력신호(RST)가 리셋부(300)에서 상측 트랜지스터 상태 알림신호(RFBHS)와 하측 트랜지스터 상태 알림신호(RFBLS) 및 리셋 동작 선택 신호(PIN)로 분리된다.
리셋 동작 선택 신호(PIN)는 리셋부(300)가 동작하면, 부동시간 제어기(250)로 로우를 인가하거나 리셋부(300)가 동작하지 않으면, 부동시간 제어기(250)로 펄스 입력신호를 전송한다. 예를 들어 딜레이 회로의 출력신호(RST)가 하이이면 리셋부(300)가 동작하여 하측 트랜지스터(M2)가 온되야 하므로 펄스 입력신호 입력에 관계없이 부동시간 제어기(250)에 로우를 인가하고, 딜레이 회로의 출력신호(RST)가 로우이면 리셋부(300)가 동작하지 않아, 펄스 입력신호를 부동시간 제어기(250) 에 전송한다.
상측 트랜지스터 상태 알림신호(RFBHS)와 하측 트랜지스터 상태 알림신호(RFBLS)는 상,하측 트랜지스터 오프 확인 신호(FBHS, FBLS)를 리셋부(300)에 의해 논리연산된 신호이다.
상측 트랜지스터 상태 알림신호(RFBHS)와 하측 트랜지스터 상태 알림신호(RFBLS)는, 리셋부(300)가 동작하면 부동시간 제어기(250)로 하이를 인가하고, 리셋부(300)가 동작하지 않으면 전치 구동기(230)로부터 입력받은 상측 트랜지스터(M1) 오프 확인 신호(FBHS)와 하측 트랜지스터 오프 확인 신호(FBLS)를 부동시간 제어기(250)로 전송한다.
부동시간 제어기(250)는 상측 트랜지스터 상태 알림신호(RFBHS)와 하측 트랜지스터 상태 알림신호(RFBLS)에 의해 상측 트랜지스터(M1)가 오프된 것을 확인한 후 하측 트랜지스터(M2)를 온시키거나, 하측 트랜지스터(M2)가 오프된 것을 확인한 후 상측 트랜지스터(M1)를 온시키기 때문에, 초기화 동안에는 상, 하측 트랜지스터(M1,M2)의 온/오프 상태에 관계없이 초기화가 이루어지도록 리셋부(300)가 부동시간 제어기(250)에게 상측 트랜지스터 상태 알림신호(RFBHS)와 하측 트랜지스터 상태 알림신호(RFBLS)를 이용하여 상, 하측 트랜지스터(M1,M2)가 모두 오프 되어 있다고 알림으로써 로우로 인가된 리셋 동작 선택 신호(PIN)에 따라 상측 트랜지스터 제어 신호(DGHS)를 로우로 인가하고 하측 트랜지스터 제어 신호(DGLS)를 하이로 인가하게 한다.
초기화 동안에는 하측 트랜지스터를 온시켜야하기 때문에 상측 트랜지스 터(M1)는 오프가 되어야 한다. 그러므로 상측 트랜지스터 상태 알림신호(RFBHS)가 하이로 인가되면, 부동시간 제어기(250)는 상측 트랜지스터(M1)를 오프된 것을 확인할 수 있으므로 때문에 부동시간 제어기(250)가 하측 트랜지스터 상태 알림신호(RFBLS)가 하이/로우 중 어느 상태이어도 관계없으나, 본 발명에서는 설명의 편의상 하이로 하였다.
리셋부(300)에 의해 분리된 상측 트랜지스터 상태 알림신호(RFBHS)와 하측 트랜지스터 상태 알림신호(RFBLS) 및 리셋 동작 선택 신호(PIN)가 부동시간 제어기(250)에 입력되면 일곱번째(DGLS)와 여덟번째 파형(DGHS)과 같이 상측 트랜지스터 제어 신호(DGHS)가 하이일 때는 하측 트랜지스터 제어 신호(DGLS)를 로우로 바뀌고 상측 트랜지스터 제어 신호(DGHS)가 로우일 때는 하측 트랜지스터 제어 신호(DGLS)가 하이로 바뀌는 펄스신호들이 출력된다.
상측 트랜지스터 제어 신호(DGHS)와 하측 트랜지스터 제어 신호(DGLS)가 전치 구동기(230)에 입력되면, 아홉번째(GHS)와 열번째 파형(GLS)과 같은 상측 트랜지스터 온/오프 신호(GHS)와 하측 트랜지스터 온/오프 신호(GLS)들이 구동기(220)에 전달된다.
열한번째 파형(OUT)과 같은 구동기(220)의 출력 신호이자 부트스트랩 회로 제어 신호(OUT)가 부트스트랩 회로(240)에 입력되어 부트스트랩 회로(240) 초기화가 제어된다.
부트스트랩 회로의 초기화 구간은 상태 제어기(260)에서 인에이블 신호(OUTE)가 하이로 인가되면 리셋부(300)의 딜레이 회로신호(RST)는 하이로 인가되 고, 하이로 인가된 리셋부(300)의 딜레이 회로신호(RST)가 리셋을 통과하면 로우로 인가된 리셋 동작 선택 신호(PIN)와 하이로 인가된 상측 트랜지스터 상태 알림신호(RFBHS)와 하측 트랜지스터 상태 알림신호(RFBLS)가 출력된다.
출력된 상측 트랜지스터 상태 알림신호(RFBHS), 하측 트랜지스터 상태 알림신호(RFBLS) 리셋 동작 선택 신호(PIN)가 부동시간 제어기(250)에 입력되면, 상측 트랜지스터 제어 신호(DGHS)는 로우로 인가되고 하측 트랜지스터 제어 신호(DGLS)는 하이로 인가된다.
상측 트랜지스터 제어 신호(DGHS)와 하측 트랜지스터 제어 신호(DGLS)가 전치 구동기(230)에 입력되면, 상측 트랜지스터 온/오프 신호(GHS)는 로우로 인가되고 하측 트랜지스터 온/오프 신호(GLS)는 하이로 인가된다.
상측 트랜지스터 온/오프 신호(GHS)와 하측 트랜지스터 온/오프 신호(GLS)가 구동기(220)에 입력되면 출력 신호이자 부트스트랩 회로 제어 신호(OUT)는 로우로 인가한다.
상태 제어기(260)의 인에이블 신호(OUTE)가 상승하는 시점부터 리셋부(300)의 딜레이 회로 출력신호(RST)가 하강하는 시점까지 상측 트랜지스터 온/오프 신호(GHS)는 로우가 유지되며, 하측 트랜지스터 온/오프 신호(GLS)는 하이로 유지되어 구동기(220)의 상측 트랜지스터(M1)를 오프시키고 하측 트랜지스터(M2)를 온시킨다.
구동기(220)의 상측 트랜지스터(M1)가 오프되고 하측 트랜지스터(M2)가 온되면 부트스트랩 회로 제어 신호(OUT)는 로우로 인가되어 부트스트랩의 커패시터에 전치 구동기 전원공급원(200)의 출력전압을 충전시킴으로써 부트스트랩 회로(240)는 초기화된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1은 종래 기술에 따른 펄스 구동기,
도 2는 종래 기술에 따른 부트스트랩 회로의 내부 구성도,
도 3은 종래 기술에 따른 펄스 구동기의 전치 구동기와 구동기의 내부 구성도,
도 4는 본 발명에 따른 펄스 구동기의 제 1실시예,
도 5는 본 발명에 따른 리셋부의 제 1실시예,
도 6은 본 발명에 따른 펄스 구동기의 제 1실시예의 타이밍도,
도 7은 본 발명에 따른 펄스 구동기의 제 2실시예,
도 8은 본 발명에 따른 펄스 구동기의 제 2실시예의 타이밍도,
도 9는 본 발명에 따른 펄스 구동기의 제 3실시예,
도 10은 본 발명에 따른 리셋부의 제 2실시예,
도 11은 본 발명에 따른 펄스 구동기의 제 3실시예의 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
200: 전치 구동기 전원공급원 210: 트랜스듀서
220: 구동기 230: 전치 구동기
240: 부트스트랩 회로 250: 부동시간 제어기
260: 상태 제어기 280, 300: 리셋부
290: 리셋 및 부동시간 제어기

Claims (14)

  1. 상측 트랜지스터와 하측 트랜지스터로 구성되어 트랜스듀서를 구동하고 부트스트랩 회로 제어 신호를 출력하는 구동기;
    하기의 상측 전치 구동기 제어 신호와 하측 전치 구동기 제어 신호를 입력받아 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 출력하고, 상기 상측 트랜지스터와 하측 트랜지스터를 구동시키는 상측 전치 구동기와 하측 전치 구동기로 구성되는 전치 구동기;
    상기 하측 전치 구동기와 하기의 부트스트랩 회로에 전원을 공급하는 전치 구동기 전원공급원;
    상기 전치 구동기 전원공급원에서 전원을 공급받아 상기 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로;
    펄스 신호를 입력받아 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호로 분리하는 부동시간 제어기;
    상기 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호를 입력받아 상기 상측 전치 구동기를 제어하는 상측 전치 구동기 제어신호와 상기 하측 전치 구동기를 제어하는 하측 전치 구동기 제어신호를 출력하는 리셋부; 및
    상기 리셋부와 상기 전치 구동기를 동작시키는 인에이블 신호를 출력하는 상태 제어기
    를 포함하고,
    상기 리셋부는
    상기 인에이블 신호를 수신하여 일정 시간 지연된 신호를 발생하는 딜레이 회로부;
    상기 딜레이 회로부의 출력 신호를 수신하여 반전된 신호를 발생하는 인버터;
    상기 인버터에서 반전된 신호와 상기 부동시간 제어기에서 출력하는 상측 트랜지스터 제어신호를 수신하여 NAND 연산하여 연산된 신호를 상기 전치 구동기의 상측 전치 구동기로 송신하는 NAND 게이트; 및
    상기 딜레이 회로부의 출력 신호와 상기 부동시간 제어기에서 출력하는 하측 트랜지스터 제어신호를 수신하여 NOR 연산하여 연산된 신호를 상기 전치 구동기의 하측 전치 구동기로 송신하는 NOR 게이트
    를 포함하는 것을 특징으로 하는 부트스트랩 초기화 회로로 구성된 펄스 구동기.
  2. 상측 트랜지스터와 하측 트랜지스터로 구성되어 트랜스듀서를 구동하고 부트스트랩 회로 제어 신호를 출력하는 구동기;
    하기의 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호를 입력받아 상측 트랜지스터 온/오프 신호와 하측 온/오프 신호를 출력하고, 상기 상측 트랜지스터와 하측 트랜지스터를 구동시키는 상측 전치 구동기와 하측 전치 구동기로 구성되는 전치 구동기;
    상기 하측 전치 구동기와 하기의 부트스트랩 회로에 전원을 공급하는 전치 구동기 전원공급원;
    상기 전치 구동기 전원공급원에서 전원을 공급받아 상기 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로;
    펄스 신호를 입력받아 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호로 출력하는 리셋 및 부동시간 제어기; 및
    상기 리셋 및 부동시간 제어기와 상기 전치 구동기를 동작시키는 인에이블 신호를 출력하는 상태 제어기
    를 포함하고,
    상기 리셋 및 부동시간 제어기는,
    상기 인에이블 신호를 수신하여 일정 시간 지연된 신호를 발생하는 딜레이 회로부;
    상기 딜레이 회로부의 출력 신호를 수신하여 반전된 신호를 발생하는 인버터;
    상기 인버터에서 반전된 신호와 상측 트랜지스터 제어신호를 NAND 연산하여 연산된 신호를 상기 전치 구동기의 상측 전치 구동기로 송신하는 NAND 게이트; 및
    상기 딜레이 회로부의 출력 신호와 하측 트랜지스터 제어신호를 NOR 연산하여 연산된 신호를 상기 전치 구동기의 하측 전치 구동기로 송신하는 NOR 게이트
    를 포함하는 것을 특징으로 하는 부트스트랩 초기화 회로로 구성된 펄스 구동기.
  3. 상측 트랜지스터와 하측 트랜지스터로 구성되어 트랜스듀서를 구동하고 부트스트랩 회로 제어 신호를 출력하는 구동기;
    하기의 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호를 입력받아 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 출력하고, 상기 상측 트랜지스터와 하측 트랜지스터를 구동시키는 상측 전치 구동기와 하측 전치 구동기로 구성되는 전치 구동기;
    상기 하측 전치 구동기와 하기의 부트스트랩 회로에 전원을 공급하는 전치 구동기 전원공급원;
    상기 전치 구동기 전원공급원에서 전원을 공급받아 상기 상측 전치 구동기에 전원을 공급하는 부트스트랩 회로;
    펄스 신호를 입력받아 상측 트랜지스터 상태 알림신호와 하측 트랜지스터 상태 알림신호 및 리셋 동작 선택신호로 분리하는 리셋부;
    상기 상측 트랜지스터 상태 알림신호와 하측 트랜지스터 상태 알림신호 및 리셋 동작 선택신호를 입력받아 상측 트랜지스터 제어신호와 하측 트랜지스터 제어신호로 출력하는 부동시간 제어기; 및
    상기 리셋부와 상기 전치 구동기를 동작시키는 인에이블 신호를 출력하는 상태 제어기
    를 포함하고,
    상기 리셋부는
    상기 인에이블 신호를 수신하여 일정 시간 지연된 신호를 발생하는 딜레이 회로부;
    상기 딜레이 회로부의 출력 신호를 수신하여 반전된 신호를 발생하는 제 1인버터;
    상기 제 1인버터에서 반전된 신호와 입력펄스신호를 수신하여 AND 연산하여 연산된 신호를 상기 부동시간 제어기로 송신하는 AND 게이트;
    상기 제 1인버터에서 반전된 신호와 제 2인버터에 의해 상측 트랜지스터 오프 확인 신호를 수신하여 NAND 연산하여 연산된 신호를 상기 부동시간 제어기로 송신하는 NAND 게이트; 및
    상기 제 1인버터에서 반전된 신호와 제 3인버터에 의해 하측 트랜지스터 오프 확인 신호를 수신하여 NAND 연산하여 연산된 신호를 상기 부동시간 제어기로 송신하는 NAND 게이트
    를 포함하는 것을 특징으로 하는 부트스트랩 초기화 회로로 구성된 펄스 구동기.
  4. 제 1항에 있어서,
    상기 리셋부는 상기 구동기의 상측 트랜지스터 및 하측 트랜지스터의 온/오프를 제어하여 부트스트랩 회로를 초기화시키는 것을 특징으로 하는 부트스트랩 초기화 회로로 구성된 펄스 구동기.
  5. 제 2항에 있어서,
    상기 리셋 및 부동시간 제어기는 상기 구동기의 상측 트랜지스터 및 하측 트랜지스터의 온/오프를 제어하여 부트스트랩 회로를 초기화시키는 것을 특징으로 하는 부트스트랩 초기화 회로로 구성된 펄스 구동기.
  6. 제 3항에 있어서,
    상기 리셋부는 상기 부동시간 제어기의 입력신호를 제어하여 부트스트랩 회로를 초기화시키는 것을 특징으로 하는 부트스트랩 초기화 회로로 구성된 펄스 구동기.
  7. 삭제
  8. 삭제
  9. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 구동기는 푸시풀 회로로 구성되는 것을 특징으로 하는 부트스트랩 초기화 회로로 구성된 펄스 구동기.
  10. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 부트스트랩 회로는 상기 구동기의 출력 노드에 연결되어 상기 구동기의 출력전압이 0V일 때 상기 전치 구동기 전원공급원의 출력 전압을 충전하는 커패시터; 및
    상기 커패시터의 방전을 방지하는 다이오드
    로 구성된 것을 특징으로 하는 부트스트랩 초기화 회로로 구성된 펄스 구동 기.
  11. 제 10항에 있어서,
    상기 부트스트랩 회로는 부트스트랩핑된 전압이
    Figure 112008052193237-pat00003
    인 것을 특징으로 하는 부트스트랩 초기화 회로로 구성된 펄스 구동기.
  12. 펄스 구동기의 부트스트랩 회로를 초기화하는 방법에 있어서,
    펄스 신호를 입력받은 부동시간 제어기가 상측 트랜지스터 제어 신호와 하측 트랜지스터 제어 신호를 분리하고, 상태 제어기에서 하이로 인가된 인에이블 신호를 하기의 리셋부와 전치 구동기로 출력하는 제 1단계;
    상기 상태 제어기에서 출력된 인에이블 신호를 입력받은 리셋부가 로우로 인가한 상측 전치 구동기 제어신호와 하이로 인가한 하측 전치 구동기 제어신호를 전치 구동기로 인가하는 제 2단계;
    상기 리셋부에서 상기 상측 전치 구동기 제어신호와 하측 전치 구동기 제어신호를 입력받은 전치 구동기가 로우로 인가된 상측 트랜지스터 온/오프 신호와 하이로 인가된 하측 트랜지스터 온/오프 신호를 구동기로 인가하는 제 3단계: 및
    상기 전치 구동기에서 상기 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 입력받은 구동기가 로우로 인가된 부트스트랩 회로 제어 신호를 부트스트랩 회로로 인가하는 제 4단계
    를 포함하고,
    상기 제2단계는,
    상기 인에이블 신호를 수신하여 일정 시간 지연된 신호를 출력하는 단계;
    상기 지연된 신호를 수신하여 반전된 신호를 발생시키는 단계;
    상기 반전된 신호와 상기 부동시간 제어기에서 출력하는 상측 트랜지스터 제어신호를 수신하여 NAND 연산하여 연산된 신호를 상기 전치 구동기의 상측 전치 구동기로 송신하는 단계; 및
    상기 지연된 신호와 상기 부동시간 제어기에서 출력하는 하측 트랜지스터 제어신호를 수신하여 NOR 연산하여 연산된 신호를 상기 전치 구동기의 하측 전치 구동기로 송신하는 단계
    를 포함하는 것을 특징으로 하는 펄스 구동기의 부트스트랩 회로 초기화 방법.
  13. 펄스 구동기의 부트스트랩 회로를 초기화하는 방법에 있어서,
    상태 제어기에서 하이로 인가된 인에이블 신호를 하기의 리셋 및 부동시간 제어기와 전치 구동기로 출력하는 제 1단계;
    펄스 신호와 상기 상태 제어기에서 하이로 인가된 인에이블 신호를 입력받은 리셋 및 부동시간 제어기가 상측 트랜지스터 제어 신호와 하측 트랜지스터 제어 신호를 분리하는 제 2단계;
    상기 리셋 및 부동시간 제어기에서 로우로 인가된 상기 상측 트랜지스터 제어 신호와 하이로 인가된 하측 트랜지스터 제어 신호를 입력받은 전치 구동기가 로우로 인가된 상측 트랜지스터 온/오프 신호와 하이로 인가된 하측 트랜지스터 온/오프 신호를 구동기로 인가하는 제 3단계: 및
    상기 전치 구동기에서 상기 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 입력받은 구동기가 로우로 인가된 부트스트랩 회로 제어 신호를 부트스트랩 회로로 인가하는 제 4단계
    를 포함하고,
    상기 제2 단계는,
    상기 인에이블 신호를 수신하여 일정 시간 지연된 신호를 발생시키는 단계;
    상기 지연된 신호를 수신하여 반전된 신호를 발생시키는 단계;
    상기 반전된 신호와 상측 트랜지스터 제어신호를 NAND 연산하여 연산된 신호를 상기 전치 구동기의 상측 전치 구동기로 송신하는 단계; 및
    상기 지연된 신호와 하측 트랜지스터 제어신호를 NOR 연산하여 연산된 신호를 상기 전치 구동기의 하측 전치 구동기로 송신하는 단계
    를 포함하는 것을 특징으로 하는 부트스트랩 회로 초기화 방법.
  14. 펄스 구동기의 부트스트랩 회로를 초기화하는 방법에 있어서,
    펄스 신호와 상태 제어기에서 하이로 인가된 인에이블 신호를 입력받은 리셋부가 하이로 인가된 상측 트랜지스터 상태 알림신호, 하이 및 로우 중 어느 하나로 인가된 하측 트랜지스터 상태 알림신호 및 로우로 인가된 리셋 동작 선택 신호를 부동시간 제어기로 인가하는 제 1단계;
    상기 리셋부에서 상기 상측 트랜지스터 상태 알림신호, 하측 트랜지스터 상태 알림신호 및 리셋 동작 선택 신호를 입력받은 부동시간 제어기가 로우로 인가된 상측 트랜지스터 제어 신호와 하이로 인가된 하측 트랜지스터 제어신호를 전치 구동기로 인가하는 제 2단계;
    상기 부동시간 제어기에서 상기 상측 트랜지스터 제어 신호와 하측 트랜지스터 제어신호를 입력받은 전치 구동기가 로우로 인가된 상측 트랜지스터 온/오프 신호와 하이로 인가된 하측 트랜지스터 온/오프 신호를 구동기로 인가하는 제 3단계: 및
    상기 전치 구동기에서 상기 상측 트랜지스터 온/오프 신호와 하측 트랜지스터 온/오프 신호를 입력받은 구동기가 로우로 인가된 부트스트랩 회로 제어 신호를 부트스트랩 회로로 인가하는 제 4단계
    를 포함하고,
    상기 제2단계는,
    상기 인에이블 신호를 수신하여 일정 시간 지연된 신호를 발생시키는 단계;
    상기 지연된 신호를 수신하여 반전된 신호를 발생시키는 단계;
    상기 반전된 신호와 입력펄스신호를 수신하여 AND 연산하여 연산된 신호를 상기 부동시간 제어기로 송신하는 단계;
    상기 반전된 신호와 상측 트랜지스터 오프 확인 신호를 수신하여 NAND 연산하여 연산된 신호를 상기 부동시간 제어기로 송신하는 단계; 및
    상기 반전된 신호와 하측 트랜지스터 오프 확인 신호를 수신하여 NAND 연산하여 연산된 신호를 상기 부동시간 제어기로 송신하는 단계
    를 포함하는 것을 특징으로 하는 펄스 구동기의 부트스트랩 회로 초기화 방법.
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JPH06204756A (ja) * 1992-12-28 1994-07-22 Sony Corp バツフア回路
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