JP6852778B2 - 負荷駆動回路 - Google Patents
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Description
<第1の実施の形態>
図1は第1の実施の形態に係る負荷駆動回路を示すブロック図、図2は第1の実施の形態に係る負荷駆動回路の動作状態を示す真理値表の図、図3は第1の実施の形態に係る負荷駆動回路の動作状態を示すタイムチャートである。
第1内部電源13は、電源端子VCCと接地端子GNDとに接続され、入力回路11の出力を受ける入力と、内部電源電圧GND1を供給する出力とを有している。第2内部電源14は、電源端子VCCと接地端子GNDとに接続され、入力回路11の出力を受ける入力と、内部電源電圧GND2を供給する出力とを有している。なお、第1内部電源13および第2内部電源14は、たとえば、図12に示した回路で構成することができ、入力回路11の信号Eにより、電圧VCC(Hレベル)の電圧または電圧VCCからツェナーダイオードの降伏電圧を差し引いた電圧(Lレベル)の内部電源電圧GND1,GND2を出力する。
<第2の実施の形態>
図4は第2の実施の形態に係る負荷駆動回路を示すブロック図、図5は第2の実施の形態に係る負荷駆動回路の動作状態を示す真理値表の図、図6は第2の実施の形態に係る負荷駆動回路の動作状態を示すタイムチャートである。なお、この図4において、図1に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
<第3の実施の形態>
図7は第3の実施の形態に係る負荷駆動回路を示すブロック図、図8は第3の実施の形態に係る負荷駆動回路の動作状態を示す真理値表の図、図9は第3の実施の形態に係る負荷駆動回路の動作状態を示すタイムチャート、図10は各信号のレベル変化を拡大したタイムチャートである。なお、この図7において、図1および図4に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
11 入力回路
13 第1内部電源
14 第2内部電源
15 検知回路
16a インバータ回路
16b AND回路
17 出力MOSFET
18 昇圧回路
19 ゲート駆動回路
GND 接地端子
IN 入力端子
LD 負荷
OUT 出力端子
VCC 電源端子
Claims (7)
- 負荷のハイサイドにて前記負荷をオン・オフ駆動する負荷駆動回路において、
電源と前記負荷との間に接続されるNチャネルのMOSFETと、
前記MOSFETをオン・オフさせるオン信号またはオフ信号が入力される入力回路と、
前記オン信号が入力されたときに前記入力回路から出力される信号を受けて前記電源の電圧を基準とした第1の電圧を生成する第1内部電源と、
前記第1内部電源が生成した前記第1の電圧を受けて動作し、異常状態を検知したときに異常状態を知らせる信号を出力する検知回路と、
前記検知回路が異常状態を検知していないときに前記電源の電圧を基準とした第2の電圧を生成する第2内部電源と、
前記検知回路が異常状態を検知していないときに前記第2内部電源が生成した前記第2の電圧を受けて前記MOSFETを制御する信号を生成する昇圧回路と、
を備えた、負荷駆動回路。 - 前記第1内部電源は、前記オフ信号が入力されたときに前記入力回路から出力される信号を受けて前記電源の電圧を前記第1の電圧として出力することで前記検知回路の動作を停止し、前記第2内部電源は、前記検知回路が異常状態を検知したときに前記電源の電圧を前記第2の電圧として出力することで前記昇圧回路の動作を停止する、請求項1記載の負荷駆動回路。
- 前記第2内部電源は、前記検知回路の出力にインバータ回路を介して接続される、請求項1記載の負荷駆動回路。
- 前記第2内部電源は、前記検知回路の出力信号と前記入力回路から出力される信号とに基づいて前記第2の電圧の生成が制御される、請求項1記載の負荷駆動回路。
- 前記第2内部電源は、前記検知回路の出力信号を論理反転した反転信号と前記入力回路から出力される信号との論理積をとる論理回路の出力に接続される、請求項4記載の負荷駆動回路。
- 前記昇圧回路は、発振回路を備えたチャージポンプ回路を有する、請求項1記載の負荷駆動回路。
- 前記昇圧回路にて生成された前記MOSFETを制御する信号を前記MOSFETの前記負荷側の電位を基準としたゲート信号に変換するゲート駆動回路を備えた、請求項1〜6のいずれか1項に記載の負荷駆動回路。
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