JP2008131227A - パワーオンリセット回路 - Google Patents
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Abstract
【解決手段】外部からの電源電圧VDDを監視する監視部10から出力されるリセット信号RS1と、内部の電源電圧REGを監視する監視部20から出力されるリセット信号RS2の論理積をとってリセット信号RSTを出力する判定部30において、電源電圧VDDとノードN3の間に接続されて監視信号RS2で導通状態が制御されるPMOS33に直列にPMOS32を挿入し、このPMOS32の導通状態をリセット信号RSTで制御する。これにより、監視信号RS2が不安定になってPMOS33とNMOS35が同時にオンになっても、PMOS32がオフとなるので貫通電流は流れない。
【選択図】図1
Description
このパワーオンリセット回路は、外部から与えられる電源電圧VDDと共に、内部の電圧レギュレータで調整された電源電圧REGの2種類の電源電圧に対応するものである。
このパワーオンリセット回路は、外部から与えられる電源電圧VDDと共に、内部の電圧レギュレータで調整された電源電圧REG(但し、VDD>REG)の2種類の電源電圧に対応するものである。
監視部20では、電源電圧REGからPMOS21のオン抵抗を通してキャパシタ22が充電され、ノードN2の電圧がインバータ23の閾値を越えた時点でリセット信号RS2が“H”に変化する。
(a) 監視部10,20の構成は、図1に例示したものに限定されない。
(b) 起動信号STAを使用する電圧レギュレータ50に代えて、ツェナーダイオード等と用いた電圧レギュレータを用いることができる。その場合、起動信号STAを生成するインバータ43は不要となる。
30,30A 判定部
31〜33 PMOS
34〜36 NMOS
37,41〜43 インバータ
50 電圧レギュレータ
Claims (4)
- 外部から与えられる電源電圧で動作する第1の内部回路と該電源電圧から生成される内部電源電圧で動作する第2の内部回路を有する半導体集積回路において該第2の内部回路に起動時のパワーオンリセット信号を与えるパワーオンリセット回路であって、
前記電源電圧が所定のレベルに達したときに前記第1の内部回路をリセット状態から解除するための第1の監視信号を出力する第1の監視部と、前記内部電源電圧が所定のレベルに達したときに第2の監視信号を出力する第2の監視部と、前記電源電圧で動作し、前記第1及び第2の監視信号が出力されたときにリセット信号を出力する判定部と、前記内部電源電圧で動作し、前記リセット信号を該内部電源電圧のレベルに変換して前記パワーオンリセット信号として出力する出力部とを備え、
前記判定部は、
前記電源電圧と内部ノードの間に接続され、前記第1の監視信号で導通状態が制御される第1のPチャネルMOSトランジスタと、
前記電源電圧と内部ノードの間に直列に接続され、前記リセット信号及び前記第2の監視信号でそれぞれ導通状態が制御される第2及び第3のPチャネルMOSトランジスタと、
前記内部ノードと接地電位の間に直列に接続され、前記第1及び第2の監視信号でそれぞれ導通状態が制御される第1及び第2のNチャネルMOSトランジスタと、
前記内部ノードの信号を反転して前記リセット信号を出力するインバータとで、
構成したことを特徴とするパワーオンリセット回路。 - 前記第1及び第2のNチャネルMOSトランジスタのゲート幅は、前記第1〜第3のPチャネルMOSトランジスタのゲート幅の20倍程度であることを特徴とする請求項1記載のパワーオンリセット回路。
- 前記判定部に、前記内部ノードと接地電位の間に接続され、前記リセット信号で導通状態が制御される第3のNチャネルMOSトランジスタを設けたことを特徴とする請求項1または2記載のパワーオンリセット回路。
- 前記第3のNチャネルMOSトランジスタのゲート幅は、前記第1及び第2のNチャネルMOSトランジスタのゲート幅の1/2以下であることを特徴とする請求項3記載のパワーオンリセット回路。
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