JP2008054091A - パワーオンリセット回路 - Google Patents
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Abstract
【課題】電源電圧の変動や電源再投入時に、誤動作を生じないパワーオンリセット回路を提供する。
【解決手段】電源投入時、リセット信号PORは“L”であるので、ノードN1の電圧V1は、抵抗11とキャパシタ13による積分回路で遅延して上昇する。これにより、リセット信号PORは遅延して“H”となり、この間にLSI内部の論理回路が初期状態に設定される。リセット信号PORが“H”になると、PMOS12,18によってノードN1とインバータ17は電源VDDから切り離される。一方、キャパシタ13はNMOS16によって放電され、ノードN2はNMOS19で接地電位GNDに保持される。従って、電源電圧VDDが変動してもリセット信号PORが“L”になることはない。また、電源が一旦遮断したときには、再投入によって確実にリセット信号PORが出力される。
【選択図】図1
【解決手段】電源投入時、リセット信号PORは“L”であるので、ノードN1の電圧V1は、抵抗11とキャパシタ13による積分回路で遅延して上昇する。これにより、リセット信号PORは遅延して“H”となり、この間にLSI内部の論理回路が初期状態に設定される。リセット信号PORが“H”になると、PMOS12,18によってノードN1とインバータ17は電源VDDから切り離される。一方、キャパシタ13はNMOS16によって放電され、ノードN2はNMOS19で接地電位GNDに保持される。従って、電源電圧VDDが変動してもリセット信号PORが“L”になることはない。また、電源が一旦遮断したときには、再投入によって確実にリセット信号PORが出力される。
【選択図】図1
Description
本発明は、LSI(Large Scale Integration)内部に搭載されて電源投入時にリセット信号を発生するパワーオンリセット回路に関するものである。
図2は、従来のパワーオンリセット回路の構成図である。
このパワーオンリセット回路は、電源VDDとノードN1の間に接続された抵抗1と、このノードN1と接地電位GNDの間に接続されたキャパシタ2を有している。ノードN1には、PチャネルMOSトランジスタ(以下、「PMOS」という)3のドレインとインバータ4が接続されている。PMOS3は、ノードN1の電圧V1を保持することによって電源投入時の誤動作を防止するためのもので、電流供給能力の小さいものが使用され、そのソースは電源VDDに接続されている。また、インバータ4は、PMOS4pとNチャネルMOSトランジスタ(以下、「NMOS」という)4nを組み合わせたCMOSインバータである。
このパワーオンリセット回路は、電源VDDとノードN1の間に接続された抵抗1と、このノードN1と接地電位GNDの間に接続されたキャパシタ2を有している。ノードN1には、PチャネルMOSトランジスタ(以下、「PMOS」という)3のドレインとインバータ4が接続されている。PMOS3は、ノードN1の電圧V1を保持することによって電源投入時の誤動作を防止するためのもので、電流供給能力の小さいものが使用され、そのソースは電源VDDに接続されている。また、インバータ4は、PMOS4pとNチャネルMOSトランジスタ(以下、「NMOS」という)4nを組み合わせたCMOSインバータである。
インバータ4の出力側はノードN2に接続され、このノードN2にPMOS3のゲートとインバータ5が接続されている。そして、インバータ5の出力側から、リセット信号PORが出力されるようになっている。
なお、このパワーオンリセット回路は、LSI内部に搭載されるもので、LSI内部の他の論理回路と同じ電源VDDが供給され、このパワーオンリセット回路から出力されるリセット信号PORは、電源投入時にこのLSI内部の他の論理回路を初期状態に設定するために使用されるようになっている。
図3は、図2の動作を示す信号波形図である。
図3の時刻t1に電源VDDが投入されると、ノードN1の電圧V1は、抵抗1とキャパシタ2で構成される積分回路により、電源VDDの立ち上がりに比べて緩やかに立ち上がる。一方、インバータ4には、同じ電源VDDが供給されるので、このインバータ4の閾値電圧VTは、図中の破線で示すように、電源VDDに比例して上昇する。
図3の時刻t1に電源VDDが投入されると、ノードN1の電圧V1は、抵抗1とキャパシタ2で構成される積分回路により、電源VDDの立ち上がりに比べて緩やかに立ち上がる。一方、インバータ4には、同じ電源VDDが供給されるので、このインバータ4の閾値電圧VTは、図中の破線で示すように、電源VDDに比例して上昇する。
電源投入直後は、ノードN1の電圧V1が閾値電圧VTよりも低いので、インバータ4の出力はレベル“H”となり、ノードN2の電圧V2は電源VDDとほぼ等しくなる。
時刻t2において、電源VDDの電圧が所定レベルに達するが、ノードN1の電圧上昇は遅いので、インバータ4の出力は“H”のままである。
時刻t3において、ノードN1の電圧V1が閾値電圧VTを超えると、インバータ4の出力はレベル“L”となり、ノードN2の電圧V2はほぼ接地電位GNDまで低下する。これにより、PMOS3はオンとなり、ノードN1の電圧V1を更に電源VDDの電圧まで引き上げる。また、インバータ5から出力されるリセット信号PORは、“L”から“H”に変化する。
このように、リセット信号PORは、電源投入から所定の時間が経過した時刻t3に“L”から“H”に変化する。従って、電源VDDの電圧が所定レベルに達した時刻t2から時刻t3までの間に、“L”のリセット信号PORによって、LSI内部の論理回路が完全に初期状態に設定され、時刻t3にリセット信号PORが“H”に変化した時点で、正常な動作が開始される。
しかしながら、前記パワーオンリセット回路は、次のような課題があった。
(1) 正常な動作が行われているときに、図3の時刻t4に示すように電源VDDの電圧が低下すると、ノードN1の電圧V1は遅れて低下するので、ノードN2の電圧V2はほぼ接地電位GNDで変化しない。従って、リセット信号PORは“H”となっている。しかし、時刻t5に示すように電源VDDが急激に上昇すると、ノードN1の電圧V1は遅れて上昇するので、この電圧V1がインバータ4の閾値電圧VTよりも低くなり、インバータ4の出力が“H”となりリセット信号PORが“L”となってしまう。このため、電源VDDの電圧が一旦低下して元に戻ったような場合に、LSI内部の回路がリセットされ、誤動作が発生するおそれがある。
(2) 図3の時刻t6に示すように電源VDDを遮断したあと再投入する場合、電源遮断時間が短いとノードN1が接地電位GNDまで低下しないうちに、このノードN1の電圧V1が上昇を開始する。このため、ノードN1の電圧V1がインバータ4の閾値電圧VTを下回ることなく、電源投入状態となってしまう。このため、電源を再投入した時にリセット信号PORが出力されず、リセット動作が行われないまま動作が再開され、誤動作が発生するおそれがある。
(1) 正常な動作が行われているときに、図3の時刻t4に示すように電源VDDの電圧が低下すると、ノードN1の電圧V1は遅れて低下するので、ノードN2の電圧V2はほぼ接地電位GNDで変化しない。従って、リセット信号PORは“H”となっている。しかし、時刻t5に示すように電源VDDが急激に上昇すると、ノードN1の電圧V1は遅れて上昇するので、この電圧V1がインバータ4の閾値電圧VTよりも低くなり、インバータ4の出力が“H”となりリセット信号PORが“L”となってしまう。このため、電源VDDの電圧が一旦低下して元に戻ったような場合に、LSI内部の回路がリセットされ、誤動作が発生するおそれがある。
(2) 図3の時刻t6に示すように電源VDDを遮断したあと再投入する場合、電源遮断時間が短いとノードN1が接地電位GNDまで低下しないうちに、このノードN1の電圧V1が上昇を開始する。このため、ノードN1の電圧V1がインバータ4の閾値電圧VTを下回ることなく、電源投入状態となってしまう。このため、電源を再投入した時にリセット信号PORが出力されず、リセット動作が行われないまま動作が再開され、誤動作が発生するおそれがある。
本発明は、電源電圧の変動時や電源再投入時に、誤動作を生じないパワーオンリセット回路を提供することを目的としている。
本発明は、電源と第1ノードの間に接続された抵抗素子と、前記第1ノードと接地電位の間に接続された容量素子と、前記第1ノードの電圧を反転させて第2ノードに出力する第1のインバータと、前記第2ノードの電圧を反転して電源投入時のリセット信号を出力する第2のインバータとを備えたパワーオンリセット回路において、前記抵抗素子と前記第1ノードとの間に直列に接続され、前記リセット信号でリセット状態が指示されているときにオン状態となり、リセット状態が指示されていないときにはオフ状態となる第1のトランジスタと、前記電源と前記第1のインバータの間に接続され、前記リセット信号でリセット状態が指示されているときに該第1のインバータに電源を供給し、リセット状態が指示されていないときには該第1のインバータへの電源供給を停止する第2のトランジスタと、前記第1ノードと接地電位の間に接続され、前記リセット信号でリセット状態が指示されているときにオフ状態となり、リセット状態が指示されていないときにはオン状態となる第3のトランジスタと、前記第2ノードと接地電位の間に接続され、前記リセット信号でリセット状態が指示されているときにオフ状態となり、リセット状態が指示されていないときにはオン状態となる第4のトランジスタとを設けたことを特徴としている。
本発明では、電源投入時のリセット状態が解除されて通常動作が開始された時点で、第1及び第2のトランジスタで電源から抵抗素子と第1のインバータを切り離し、第3のトランジスタで第1ノードと接地電位の間を接続することにより容量素子の電荷を放電させ、第4のトランジスタで第2ノードと接地電位の間を接続することによりこの第2ノードのレベルを保持するようにしている。これにより、電源電圧の変動があってもリセット信号が誤って出力されることがなく、電源が一旦遮断したときには再投入によって確実にリセット信号が出力されるので、電源電圧の変動時や電源再投入時に誤動作が生じないという効果がある。
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
図1は、本発明の実施例を示すパワーオンリセット回路の構成図である。
このパワーオンリセット回路は、図2のパワーオンリセット回路と同様に、LSI内部に搭載されるもので、LSI内部の論理回路と同じ電源VDDが供給され、電源投入時にこのパワーオンリセット回路から出力されるリセット信号PORは、LSI内部の論理回路を初期状態に設定するために使用されるようになっている。
このパワーオンリセット回路は、図2のパワーオンリセット回路と同様に、LSI内部に搭載されるもので、LSI内部の論理回路と同じ電源VDDが供給され、電源投入時にこのパワーオンリセット回路から出力されるリセット信号PORは、LSI内部の論理回路を初期状態に設定するために使用されるようになっている。
このパワーオンリセット回路は、電源VDDとノードN1の間に直列接続された抵抗11及びPMOS12と、このノードN1と接地電位GNDの間に接続されたキャパシタ13を有している。ノードN1は、更に、直列接続されたPMOS14,15を介して電源VDDに接続されると共に、NMOS16を介して接地電位GNDに接続されている。
ノードN1には、PMOS17pとNMOS17nで構成されるインバータ17が接続され、このインバータ17のNMOS17nのソースが接地電位GNDに接続され、PMOS17pのソースはPMOS18を介して電源VDDに接続されている。インバータ17の出力側はノードN2に接続され、このノードN2がNMOS19を介して接地電位GNDに接続されると共に、このノードN2の電圧V2がPMOS14のゲートに与えられるようになっている。
ノードN2には、更にインバータ20が接続され、このインバータ20の出力側がノードN3に接続され、このノードN3にPMOS12,15,18及びNMOS16,19のゲートが接続されている。そして、ノードN3からリセット信号PORが出力されるようになっている。
図4は、図1の動作を示す信号波形図である。以下、この図4を参照しつつ、図1のパワーオンリセット回路の動作を説明する。
図4の時刻t11に、キャパシタ13が完全に放電された状態で電源VDDが投入される。最初は、ノードN2の電圧V2と、ノードN3のリセット信号PORは“L”であるので、PMOS12,15,18はオン状態、NMOS16,19はオフ状態となっている。
電源VDDの投入により、インバータ17には、同じ電源VDDが供給されるので、このインバータ17の閾値電圧VTは、図中の破線で示すように、電源VDDに比例して上昇する。一方、ノードN1の電圧V1は、抵抗11とキャパシタ13で構成される積分回路により、電源VDDの立ち上がりに比べて緩やかに立ち上がる。
電源投入直後は、ノードN1の電圧V1が閾値電圧VTよりも低いので、インバータ17の出力は“H”となり、ノードN2の電圧V2は電源VDDとほぼ等しくなる。これにより、PMOS14はオフ状態となる。また、ノードN3のリセット信号PORは“L”である。
時刻t12において、電源VDDの電圧が所定レベルに達するが、ノードN1の電圧上昇は遅いので、インバータ17の出力は“H”のままであり、ノードN3のリセット信号PORも“L”のままである。
時刻t13において、ノードN1の電圧V1が閾値電圧VTを超えると、インバータ17の出力は“L”となり、ノードN2の電圧V2はほぼ接地電位GNDまで低下する。これにより、PMOS14はオンとなり、ノードN1の電圧V1は更に上昇する。一方、インバータ20から出力されるリセット信号PORは、“L”から“H”に変化し、PMOS12,15,18はオフ、NMOS16,19はオンとなる。従って、インバータ17は電源VDDから切り離され、ノードN1,N2は接地電位GNDに固定され、リセット信号PORはインバータ20とNMOS19による保持回路で“H”に保持される。
このように、リセット信号PORは、電源投入から時刻t13までは、リセット状態を指示する“L”となり、所定の時間が経過した時刻t13に“L”から“H”に変化してリセット状態が解除される。従って、電源VDDの電圧が所定レベルに達した時刻t12から時刻t13までの間に、LSI内部の論理回路が完全に初期状態に設定され、リセット信号PORが“H”に変化した時点で、正常な動作が開始される。
正常な動作が開始された後、時刻14において、電源VDDの電圧が低下した場合、電源電圧の低下でインバータ20が誤動作を起こさない限り、リセット信号PORは“H”に保持される。また、時刻15において、電源VDDの電圧が急上昇した場合も同様である。
更に、時刻t16に示すように電源VDDを遮断したあと再投入する場合、この電源VDDの電圧が接地電位GNDまで低下すると、リセット信号PORは“L”となる。このとき、ノードN1の電圧V1は接地電位GNDであるので、キャパシタ13は完全に放電された状態である。従って、電源VDDが再投入されると、時刻t11のときの動作と同様の動作が開始され、確実にリセット信号PORが出力される。
以上のように、この実施例のパワーオンリセット回路は、電源投入時のリセットが完了して通常動作に移行したときに、リセット信号を使用して積分回路のキャパシタを放電させると共に、このリセット信号の状態を保持するためのPMOS12,15,18とNMOS16,19を有している。これにより、電源電圧が変動しても誤ってリセットされることが無く、また、電源が再投入されたときには確実にリセット動作をさせることができるという利点がある。
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
(a) 抵抗11とPMOS12の位置を入れ替えても良い。また、PMOS18とPMOS17pの位置を入れ替えても良い。
(b) PMOS14,15の接続位置を入れ替えることが出来る。また、これらのPMOS14,15は、削除することも出来る。
(c) 抵抗11やキャパシタ13は、トランジスタを利用して抵抗素子や容量素子として構成することが出来る。
(a) 抵抗11とPMOS12の位置を入れ替えても良い。また、PMOS18とPMOS17pの位置を入れ替えても良い。
(b) PMOS14,15の接続位置を入れ替えることが出来る。また、これらのPMOS14,15は、削除することも出来る。
(c) 抵抗11やキャパシタ13は、トランジスタを利用して抵抗素子や容量素子として構成することが出来る。
11 抵抗
12,14,15,18 PMOS
13 キャパシタ
16,19 NMOS
17,20 インバータ
12,14,15,18 PMOS
13 キャパシタ
16,19 NMOS
17,20 インバータ
Claims (2)
- 電源と第1ノードの間に接続された抵抗素子と、前記第1ノードと接地電位の間に接続された容量素子と、前記第1ノードの電圧を反転させて第2ノードに出力する第1のインバータと、前記第2ノードの電圧を反転して電源投入時のリセット信号を出力する第2のインバータとを備えたパワーオンリセット回路において、
前記抵抗素子と前記第1ノードとの間に直列に接続され、前記リセット信号でリセット状態が指示されているときにオン状態となり、リセット状態が指示されていないときにはオフ状態となる第1のトランジスタと、
前記電源と前記第1のインバータの間に接続され、前記リセット信号でリセット状態が指示されているときに該第1のインバータに電源を供給し、リセット状態が指示されていないときには該第1のインバータへの電源供給を停止する第2のトランジスタと、
前記第1ノードと接地電位の間に接続され、前記リセット信号でリセット状態が指示されているときにオフ状態となり、リセット状態が指示されていないときにはオン状態となる第3のトランジスタと、
前記第2ノードと接地電位の間に接続され、前記リセット信号でリセット状態が指示されているときにオフ状態となり、リセット状態が指示されていないときにはオン状態となる第4のトランジスタとを、
設けたことを特徴とするパワーオンリセット回路。 - 前記第1ノードと電源の間に直列に接続され、それぞれ前記第2のインバータの入力側と出力側の信号で導通状態が制御される第5及び第6のトランジスタを設けたことを特徴とする請求項1記載のパワーオンリセット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006228958A JP2008054091A (ja) | 2006-08-25 | 2006-08-25 | パワーオンリセット回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006228958A JP2008054091A (ja) | 2006-08-25 | 2006-08-25 | パワーオンリセット回路 |
Publications (1)
Publication Number | Publication Date |
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JP2008054091A true JP2008054091A (ja) | 2008-03-06 |
Family
ID=39237683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006228958A Withdrawn JP2008054091A (ja) | 2006-08-25 | 2006-08-25 | パワーオンリセット回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008054091A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9628071B2 (en) | 2013-04-04 | 2017-04-18 | Samsung Electronics Co., Ltd. | Power-on reset circuit and display device using power-on reset circuit |
JP2017208636A (ja) * | 2016-05-17 | 2017-11-24 | 新日本無線株式会社 | パワーオンリセット回路 |
CN115085708A (zh) * | 2022-07-11 | 2022-09-20 | 北京泽声科技有限公司 | 上电复位电路 |
-
2006
- 2006-08-25 JP JP2006228958A patent/JP2008054091A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US9628071B2 (en) | 2013-04-04 | 2017-04-18 | Samsung Electronics Co., Ltd. | Power-on reset circuit and display device using power-on reset circuit |
JP2017208636A (ja) * | 2016-05-17 | 2017-11-24 | 新日本無線株式会社 | パワーオンリセット回路 |
CN115085708A (zh) * | 2022-07-11 | 2022-09-20 | 北京泽声科技有限公司 | 上电复位电路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20091110 |