JP2017208636A - パワーオンリセット回路 - Google Patents
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図7に、第1従来例のパワーオンリセット回路を示す。このパワーオンリセット回路は、一端が電源端子1に接続されたキャパシタC11と、そのキャパシタC11の他端と接地端子2との間に接続されたダイオード接続のNMOSトランジスタMN11と、キャパシタC11とトランジスタMN11のドレインの共通接続点のノードNxに入力端子が接続されたインバータINV11とで構成されている。キャパシタC11の容量値またはトランジスタMN11のON抵抗値を大きくすることでノードNxの電圧Vxの上昇の時定数を大きくして、リセット時間を十分確保することが一般的に行われている。
図9に、このような正、負のパルスノイズによる影響を抑制したパワーオンリセット回路として、第2従来例のパワーオンリセット回路を示す。このパワーオンリセット回路は、ソースが電源端子1に接続されたPMOSトランジスタMP11と、そのトランジスタMP11のドレインとドレインが接続されたデブレッション型のNMOSトランジスタDMN1と、それらトランジスタMP11,DMN1の共通ドレインのノードNxに入力端子が接続されたインバータINV11と、トランジスタDMN1のソースと接地端子2との間に直列接続された抵抗R11,R12と、ドレインが抵抗R11,R12の共通接続点に接続されソースが接地端子2に接続されゲートがインバータINV11の出力端子3に接続されたNMOSトランジスタMN12とで構成されている。インバータINV11はPMOSトランジスタMP12とNMOSトランジスタMN13で構成されている。トランジスタMP11,DMN1のゲートは接地端子2に接続されている。このパワーオンリセット回路は、トランジスタDMN1と抵抗R11,R12で電流源回路が構成されており、この電流源回路の電流は、インバータINV11の出力電圧Vrst で制御されるトランジスタMN12によって切り替えられる。
図1に本発明の第1実施例のパワーオンリセット回路を示す。このパワーオンリセット回路は、電源端子1にソースが接続されゲートが接地端子2に接続されたPMOSトランジスタMP1と、そのトランジスタMP1のドレインに一端が接続され他端が電流源回路10の一端に接続されたキャパシタC1と、キャパシタC1と電流源回路10の共通接続点のノードNxに入力端子が接続されたインバータINV1とで構成されている。電流源回路10の他端は接地端子2に接続されている。インバータINV1はPMOSトランジスタMP01とNMOSトランジスタMN01で構成されている。そして、電流源回路10はインバータINV1の出力端子3の電圧Vrst によって、その電流Iaが切り替えられるようになっている。つまり、後記するように、電流源回路10の電流Iaは、出力電圧Vrst =“L”のときは途中から電流Ia1となり、出力電圧Vrst =“H”のときは電流Ia2(Ia2>Ia1)に切り替わる。
図4に第2実施例のパワーオンリセット回路を示す。この図4では、図1で説明した電流源回路10に代えて、可変抵抗R1を電流源回路20として使用するものである。この可変抵抗R1の値は、出力端子3の出力電圧Vrst =“L”のとき大きな値を示し、出力電圧Vrst =“H”になると小さな値を示すように切り替えられる。このため、第1実施例と同様にヒステリシス特性を実現でき高いノイズ耐性を実現できる。また、トランジスタMP1とキャパシタC1の回路は第1実施例と同様であるので、安定的にリセット状態を示す信号を出力することもできる。
図5に第3実施例のパワーオンリセット回路を示す。この図5では、図1で説明した電流源回路10に代えて、抵抗R2とNMOSトランジスタMN8を並列接続して構成した電流源回路30を使用するものである。トランジスタMN8は、出力端子3の出力電圧Vrst =“L”のときOFFとなって、ノードNxと接地端子2の間に抵抗R2が接続される。また、出力電圧Vrst =“H”になるとトランジスタMN8がONとなってそのトランジスタMN8のON抵抗が抵抗R2に並列接続される。このため、出力電圧Vrst =“H”のとき、全体の抵抗値が抵抗R2の抵抗値より小さくなるように切り替えられる。
図6に第4実施例のパワーオンリセット回路を示す。この図6では、電流源41と、その電流源41の電流値をインバータINV1の出力電圧Vrst によって制御するフリップフロップ回路42で構成される電源源回路40を、図1の電流源回路10に代えて使用している。
なお、図1、図4、図5、図6のパワーオンリセット回路において、トランジスタMP1はこれを固定抵抗に置き換えても、同様に動作する。
Claims (6)
- 第1電源端子にソースが接続されゲートが第2電源端子に接続された第1導電型の第1トランジスタと、該第1導電型の第1トランジスタのドレインに一端が接続されたキャパシタと、該キャパシタの他端と第2電源端子との間に接続された電流源回路と、前記キャパシタと前記電流源回路の共通接続点に入力端子が接続され前記第1電源端子と前記第2電源端子の電圧を電源とする第1インバータとを備え、
前記電流源回路は、前記第1インバータの出力信号が第1論理のとき小さな電流に設定され、第2論理のとき大きな電流に設定されることを特徴とするパワーオンリセット回路。 - 請求項1に記載のパワーオンリセット回路において、
前記電流源回路は、第1カレントミラー回路と第2カレントミラー回路と第2インバータからなり、
前記第1カレントミラー回路は、前記第1電源端子にソースが接続された第1導電型の第2トランジスタと、該第1導電型の第2トランジスタのドレインとゲートが共通接続された第2導電型の第1トランジスタと、該第2導電型の第1トランジスタのソースにドレインが接続された第2導電型の第2トランジスタと、ゲートが該第2導電型の第2トランジスタのゲートとドレインに接続されソースが前記第2電源端子に接続されドレインが前記インバータの入力端子に接続された第2導電型の第3トランジスタとで構成され、
前記第2カレントミラー回路は、前記第1電源端子にソースが接続された第1導電型の第3トランジスタと、該第1導電型の第3トランジスタのドレインとゲートが共通接続された第2導電型の第4トランジスタと、該第2導電型の第4トランジスタのソースにドレインが接続された第2導電型の第5トランジスタと、ゲートが該第2導電型の第5トランジスタのゲートとドレインに接続されソースが第2電源端子に接続されドレインが前記インバータの入力端子に接続された第2導電型の第6トランジスタと、ドレインが該第2導電型の第6トランジスタのゲートに接続され、ソースが前記第2電源端子に接続された第2導電型の第7トランジスタとで構成され、
前記第2インバータは、前記入力端子が前記第1インバータの出力端子に接続され出力端子が前記第2導電型の第7トランジスタのゲートに接続され前記第1電源端子と前記第2電源端子の電圧を電源とする、
ことを特徴とするパワーオンリセット回路。 - 請求項1に記載のパワーオンリセット回路において、
前記電流源回路は可変抵抗からなり、該可変抵抗は、前記第1インバータの出力信号が第1論理のときに大きな抵抗値に設定され、第2論理のときに小さな抵抗値に設定されることを特徴とするパワーオンリセット回路。 - 請求項1に記載のパワーオンリセット回路において、
前記電流源回路は、第1抵抗と第2導電型の第8トランジスタの並列接続回路からなり、前記第2導電型の第8トランジスタは前記第1インバータの出力信号が第1論理のときはOFFし、第2論理のときONすることを特徴とするパワーオンリセット回路。 - 請求項1に記載のパワーオンリセット回路において、
前記電流源回路は、電流源と前記インバータの出力信号の論理に応じて前記電流源の電流を切り替えるフリップフロップ回路とからなり、
該フリップフロップ回路は、前記第1インバータの出力信号が第1論理のとき前記電流源の電流を小さな値に設定し、第2論理のとき前記電流源の電流を大きな値に設定することを特徴とするパワーオンリセット回路。 - 請求項1乃至5のいずれか1つに記載のパワーオンリセット回路において、
前記第1導電型の第1トランジスタを第2抵抗に置き換えたことを特徴とするパワーオンリセット回路。
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