JP2015166870A - 過電圧保護回路、電源装置、液晶表示装置、電子機器、テレビ - Google Patents

Abstract

【課題】昇圧電圧を適切に放電することのできる昇圧型電源装置を提供する。【解決手段】昇圧型電源装置は、入力電圧ＶＩＮから昇圧電圧ＡＶＤＤを生成する電源回路Ｘと；所定の制御信号ＳＤに基づいて昇圧電圧ＡＶＤＤの生成停止が指示されたときに昇圧電圧ＡＶＤＤの放電を開始し、昇圧電圧ＡＶＤＤが第１閾値電圧Ｖｔｈ１を下回ったときに昇圧電圧ＡＶＤＤの放電を停止する出力放電回路Ｙと；を有する。【選択図】図５

Description

＜第１の技術分野＞
本明細書中に開示されている種々の発明のうち、第１の発明は、過電圧保護回路、並びに、これを集積化して成る半導体装置に関するものである。

＜第２の技術分野＞
本明細書中に開示されている種々の発明のうち、第２の発明は、昇圧型電源装置に関するものである。

＜第３の技術分野＞
本明細書中に開示されている種々の発明のうち、第３の発明は、電源回路およびこれを備えた液晶表示装置に関する。

＜第１の発明に関連する背景技術＞
近年、ＩＣ（Integrated Circuit）には、ＥＯＳ（Electrical Over Stress）などの瞬間的なサージ電圧に対する耐性が求められている。例えば、ＩＣ内部の低耐圧素子が７Ｖまでしか耐えられず、且つ数ミリ秒にわたる２０〜３０Ｖのサージ電圧が印加される可能性がある場合、このサージ電圧への対策が要求される。

従来技術では、例えばＩＣ外部にバリスタなどのＥＳＤ（Electrostatic Discharge）対策素子を付加したり、ＩＣの前段に高耐圧ＬＤＯ（Low Drop Out）チップを設けることにより、ＩＣの入力端子に所定以上の電圧が印加されないようにしていた。或いは、ＩＣ内部を全て高耐圧素子で構成することにより、サージ電圧に対する耐性を備えるようにしていた。

或いは、ＩＣ内部に高耐圧のエミッタフォロア回路を設けることにより、サージ電圧がＩＣ内部の低耐圧素子に印加されるのを回避する技術も考案されている。具体的には、高耐圧のＮＰＮ型トランジスタのエミッタを低耐圧素子に接続し、ベースを所定電圧（例えば５Ｖ）の降伏電圧特性を持つツェナーダイオードに接続したエミッタフォロア回路を設ける。これにより、降伏電圧を超える電圧を、低耐圧素子に印加させないようにする。

また、複数の放電回路と過電圧検出回路とを用いてＥＳＤとＥＯＳとの双方から内部回路を保護する過電圧保護回路や、複数のＥＳＤ保護回路と演算増幅器とを用いてＥＯＳに対する耐久性を向上させたタイミングコントローラチップが開示・提案されている（例えば特許文献１や特許文献２を参照）。

＜第２の発明に関連する背景技術＞
図８は、昇圧型電源装置の一従来例を示す図である。本従来例の昇圧型電源装置は、トランジスタＮ１をオン／オフさせることにより、入力電圧ＶＩＮから昇圧電圧ＡＶＤＤを生成する構成とされていた。また、本従来例の昇圧型電源装置は、その昇圧動作を停止するに際して、トランジスタＮ２をオンすることにより、昇圧電圧ＡＶＤＤを急速に放電する構成とされていた。

なお、上記に関連する従来技術の一例としては、特許文献３を挙げることができる。

＜第３の発明に関連する背景技術＞

従来、電気機器への電源供給等を行う回路として、様々な形態の電源回路が利用されている。このような電源回路の一形態として、液晶表示パネルを駆動するゲートドライバにゲート電圧を供給する電源ＩＣを例に挙げ、その構成等について以下に簡潔に説明する。

図１７は、当該電源ＩＣ（従来例）についての構成の一部、およびその周辺の装置との接続形態を概略的に示したものである。本図に示すように、当該電源ＩＣ１００は、各外部端子（Ｔａ、Ｔｂ、Ｔ_RD）を有している。外部端子Ｔａは基準ゲート電圧ＶＧＨの入力端子として用いられ、外部端子Ｔｂはゲートドライバ２００との接続に用いられ、外部端子Ｔ_RDは外付け抵抗４００（電源ＩＣ１００から見て、外付けの部品となっている）との接続に用いられる。

また外部端子Ｔｂには、ゲートドライバ２００を介して液晶表示パネルが接続されており、外部端子Ｔ_RDには、外付抵抗４００を介して定電圧源５００（電圧値をＶｃとする）が接続されている。ゲートドライバ２００は、映像信号に同期するように液晶表示パネル３００のゲート線（ＴＦＴ［Thin Film Transistor］のゲートに接続されている）を適宜選択し、このゲート線に電源ＩＣ１００から入力されるゲート電圧を供給する。なお、図１７に示されている各部（１００〜５００）は、他の部品とともに、液晶表示装置を形成している。

電源ＩＣ１００は、コントローラ１０１、および各スイッチ素子（１０２、１０３）を有しており、それぞれ図１７に示すように接続されている。コントローラ１０１は、前段側回路から送られる制御信号ＦＬＫに基づいて、各スイッチ素子（１０２、１０３）における導通／非導通の切替を制御する。より具体的には、スイッチ素子１０２を導通させてスイッチ１０３を非導通とする期間（ＯＮ期間）と、スイッチ素子１０３を導通させてスイッチ１０２を非導通とする期間（ＯＦＦ期間）とが、制御信号ＦＬＫが示すタイミングに応じて切り替わるように、当該制御がなされる。

これにより外部端子Ｔｂの電圧は、基準ゲート電圧ＶＧＨの変調により生成されたゲート電圧ＶＧＨＭとなり、このゲート電圧ＶＧＨＭがゲートドライバ２００へ出力される。なお、ＯＮ期間では、外部端子Ｔａと外部端子Ｔｂの間が導通し、外部端子Ｔａから入力される電力を用いた充電により、ゲート電圧ＶＧＨＭは基準ゲート電圧ＶＧＨと同等にまで上がる。これにより、ゲート電圧ＶＧＨＭは、Ｈレベル（各ＴＦＴをＯＮとする状態）となる。

一方、ＯＦＦ期間では、外部端子Ｔｂと外部端子Ｔ_RDの間が導通し、外付け抵抗４００を介した外部への放電により、ゲート電圧ＶＧＨＭは電圧Ｖｃと同等にまで下る。そのため、ゲート電圧ＶＧＨＭは、Ｌレベル（各ＴＦＴをＯＦＦとする状態）となる。このようにゲート電圧ＶＧＨＭは、ＨレベルとＬレベルが交互に現れる略パルス波形となる。

ここで外付け抵抗４００は、いわゆるゲートシェーディング機能（以下、「ＧＳ機能」と略記する）を実現させる部品である。ＧＳ機能は、画面のちらつき（フリッカー）の抑制を主な目的とする機能である。ＧＳ機能によれば、ゲート電圧の波形に傾斜をつけることで、ゲートドライバからの距離に起因する波形のなまりが均一化され、ＴＦＴのＯＮ／ＯＦＦのタイミングのずれが低減されることにより、画面のちらつきが抑制される。

外付け抵抗４００は、液晶表示パネル３００が有するパネル容量とともにＣＲ回路を形成し、外付け抵抗４００を介した外部への放電をＣＲ放電とする。これにより、ゲート電圧ＶＧＨＭの波形の立下り部分には傾斜が付けられ、ＧＳ機能が実現されることになる。なお、外付け抵抗４００には接地点（ＧＮＤ）ではなく、定電圧源５００が接続されていることにより、ゲート電圧ＶＧＨＭの下り過ぎ（電圧Ｖｃを下回ること）は防止される。

なお、上記に関連する従来技術の一例としては、特許文献４を挙げることができる。

特開２０１０−２７８４１９号公報 特開２００７−１５１０６５号公報 特開２０１０−２８３９５０号公報 特開２００８−９３６４号公報

＜第１の発明が解決しようとする課題＞
しかしながら、上記に開示されている技術では、例えばＩＣの外部にＥＳＤ対策素子や高耐圧ＬＤＯチップを設ける場合、セット全体のサイズやセット全体のコストの増加につながるという問題があった。またＩＣの内部を全て高耐圧素子で構成する場合、ＩＣ自体のコストアップにつながるという問題があった。

またＩＣの内部にエミッタフォロア回路を設ける場合、内部回路には、入力電圧よりもＮＰＮ型トランジスタのベース−エミッタ間電圧分だけ低い電圧しか供給できないので、入力電圧の減電時において、動作しない可能性があった。従って、入力電圧が内部回路の動作可能電圧範囲であっても、内部回路が動作不能となる場合があった。

第１の発明は、本願の発明者により見出された上記の問題点に鑑み、低耐圧素子を含む内部回路がサージ電圧により破壊されるのを簡易な構成により回避できるとともに、サージ電圧発生時や減電時においても内部回路が動作可能である過電圧保護回路、並びに、これを集積化して成る半導体装置を提供することを目的とする。

＜第２の発明が解決しようとする課題＞
図８に示した従来例の昇圧型電源装置であれば、昇圧動作の停止後に昇圧電圧ＡＶＤＤを自然放電させる構成に比べて、昇圧電圧ＡＶＤＤを急速に放電することができるので、負荷の意図しない動作を未然に回避することが可能である。

しかしながら、上記従来例の昇圧型電源装置では、昇圧電圧ＡＶＤＤの放電によって昇圧電圧ＡＶＤＤが入力電圧ＶＩＮよりも低くなったときに、入力電圧ＶＩＮの印加端からコイルＬ、ダイオードＤ、抵抗Ｒ、及び、トランジスタＮ２を介して接地端に至る経路で電流が流れてしまい、消費電力（例えばスタンバイ時の消費電力）が不要に増大するという課題があった。

第２の発明は、本願の発明者により見出された上記の問題点に鑑み、昇圧電圧を適切に放電することのできる昇圧型電源装置を提供することを目的とする。

＜第３の発明が解決しようとする課題＞
図１７に示した従来例の電源ＩＣによれば、ＧＳ機能を有しつつゲートドライバにゲート電圧を供給することが可能となっている。しかしＧＳ機能を発揮させるためには、電源ＩＣに外付けするための外付け抵抗が必要である。このことは、液晶表示装置の製造に要する部品の増大につながるため、製造コスト等の観点から好ましいとは言えない。

また外付け抵抗を電源ＩＣに外付けする場合は、電源ＩＣに、外付け抵抗を接続するための外部端子（ＰＩＮ）を設けておく必要がある。このことは、電源ＩＣの外部端子数の増大につながるため、製造コスト等の観点から好ましいとは言えない。

第３の発明は、上述した問題に鑑み、ＧＳ機能を有しつつゲートドライバにゲート電圧を供給することが可能でありながら、製造コスト等を抑えることが容易となる電源回路の提供を目的とする。また当該電源回路を備えた液晶表示装置の提供をも目的とする。

＜第１の発明＞
本明細書中に開示されている種々の発明のうち、第１の発明に係る過電圧保護回路は、Ｐチャンネル型電界効果トランジスタであり、ソースが入力端子に接続され、ドレインが内部回路に接続された第１トランジスタと、前記第１トランジスタのゲートと接地端との間に接続された第１抵抗と、前記入力端子の印加電圧が予め定められた閾値を上回っている間に、前記第１トランジスタのソースとゲートと短絡させる短絡回路と、を備えたことを特徴とする構成（第１−１の構成）とされている。

なお、上記第１−１の構成から成る過電圧保護回路は、前記短絡回路が、Ｐチャンネル型電界効果トランジスタであり、ソースが前記入力端子に接続され、ドレインが前記第１トランジスタのゲートに接続された第２トランジスタと、前記第２トランジスタのゲートと前記入力端子との間に接続された第２抵抗と、前記第２トランジスタのゲートと接地端との間に接続された第１ツェナーダイオードと、を備えたことを特徴とする構成（第１−２の構成）にするとよい。

また、上記第１−２の構成から成る過電圧保護回路は、前記入力端子の電圧が前記閾値を上回っている間に、前記入力端子から前記内部回路に対して定電圧を供給するバイパス回路を備えたことを特徴とする構成（第１−３の構成）にするとよい。

また、上記第１−３の構成から成る過電圧保護回路は、前記バイパス回路が、コレクタが前記入力端子に接続され、エミッタが前記内部回路に接続されたＮＰＮ型トランジスタと、前記ＮＰＮ型トランジスタのベースと接地端との間に接続された第２ツェナーダイオードと、前記ＮＰＮ型トランジスタのベースと前記入力端子との間に接続された第３抵抗と、を備えたことを特徴とする構成（第１−４の構成）にするとよい。

また、上記第１−４の構成から成る過電圧保護回路は、前記第１トランジスタ、前記第２トランジスタ、前記ＮＰＮ型トランジスタが、いずれも、前記内部回路を構成する素子よりも高耐圧であることを特徴とする構成（第１−５の構成）にするとよい。

また、第１の発明に係る半導体装置は、上記第１−１〜第１−５いずれかの構成から成る過電圧保護回路を集積化した構成（第１−６の構成）とされている。

また、第１の発明に係る電源装置は、上記第１−６の構成から成る半導体装置を有する構成（第１−７の構成）とされている。

また、第１の発明に係る液晶表示装置は、上記第１−７の構成から成る電源装置を有する構成（第１−８の構成）とされている。

また、第１の発明に係る電子機器は、上記第１−８の構成から成る液晶表示装置を有する構成（第１−９の構成）とされている。

なお、上記第１−９の構成から成る電子機器は、タブレットＰＣである構成（第１−１０の構成）にするとよい。

＜第２の発明＞
本明細書中に開示されている種々の発明のうち、第２の発明に係る昇圧型電源装置は、入力電圧から昇圧電圧を生成する電源回路と；所定の制御信号に基づいて前記昇圧電圧の生成停止が指示されたときに前記昇圧電圧の放電を開始し、前記昇圧電圧が第１閾値電圧を下回ったときに前記昇圧電圧の放電を停止する出力放電回路と；を有する構成（第２−１の構成）とされている。

なお、上記第２−１の構成から成る昇圧型電源装置において、前記出力放電回路は、前記昇圧電圧の生成停止が指示されている状態で前記昇圧電圧が前記第１閾値電圧よりも高い前記第２閾値電圧を上回ったときに前記昇圧電圧の放電を再開する構成（第２−２の構成）にするとよい。

また、上記第２−２の構成から成る昇圧型電源装置において、前記第１閾値電圧と前記第２閾値電圧は、前記入力電圧に応じて変動する可変電圧である構成（第２−３の構成）にするとよい。

また、上記第２−３の構成から成る昇圧型電源装置において、前記出力放電回路は、前記昇圧電圧と前記第１閾値電圧及び前記第２閾値電圧とを比較して比較信号を出力するコンパレータと、前記制御信号と前記比較信号に応じて放電制御信号を生成する論理ゲートと、前記放電制御信号に応じて前記昇圧電圧の印加端と接地端との間を導通／遮断するスイッチと、を含む構成（第２−４の構成）にするとよい。

また、上記第２−４の構成から成る昇圧型電源装置において、前記スイッチは、Ｎチャネル型電界効果トランジスタである構成（第２−５の構成）にするとよい。

また、上記第４の構成から成る昇圧型電源装置において、前記スイッチは、Ｐチャネル型電界効果トランジスタである構成（第６の構成）にするとよい。

また、上記第２−４〜第２−６いずれかの構成から成る昇圧型電源装置において、前記出力放電回路は、さらに、前記昇圧電圧の印加端と前記スイッチとの間に挿入された抵抗を含む構成（第２−７の構成）にするとよい。

また、第２の発明に係る液晶表示装置は、上記第２−７の構成から成る昇圧型電源装置を有する構成（第２−８の構成）とされている。

また、第２の発明に係るテレビは、上記第２−８の構成から成る液晶表示装置を有する構成（第２−９の構成）とされている。

＜第３の発明＞
本明細書中に開示されている種々の発明のうち、第３の発明に係る電源回路は、液晶表示パネルを駆動するゲートドライバにゲート電圧を供給する電源回路であって、前記ゲートドライバに接続される接続端子と、略パルス波形の前記ゲート電圧を生成し、前記接続端子を介して前記ゲートドライバへ出力するゲート電圧生成回路と、が設けられた集積回路として形成されており、前記集積回路内に、前記ゲート電圧の波形に傾斜を付ける傾斜付与部が設けられた構成（第３−１の構成）とする。

第３−１の構成によれば、ＧＳ機能を有しつつゲートドライバにゲート電圧を供給することが可能でありながら、製造コスト等を抑えることが容易となる。

また、上記第３−１の構成において、基準ゲート電圧が入力される電圧入力端子と、前記基準ゲート電圧より低電圧に設定された低電圧部と、を備え、前記ゲート電圧生成回路は、前記接続端子を前記電圧入力端子へ接続することにより、前記ゲート電圧をＨレベルとし、前記接続端子を前記低電圧部へ接続することにより、前記ゲート電圧をＬレベルとする構成（第３−２の構成）としてもよい。第３−２の構成によれば、基準ゲート電圧を変調するようにして、ゲート電圧を生成することが可能となる。

また上記第３−２の構成としてより具体的には、前記傾斜付与部は、与えられた指示に応じて前記傾斜の傾きを変更可能に設定する構成（第３−３の構成）としてもよい。

また上記第３−３の構成としてより具体的には、前記傾斜付与部は、前記接続端子から前記低電圧部へ流れる電流の値を前記指示に応じて設定する、可変電流源回路によって形成されている構成（第３−４の構成）としてもよい。

また上記第３−４の構成としてより具体的には、前記可変電流源回路は、前記接続端子と前記低電圧部の間に設けられた抵抗と、前記抵抗と前記接続端子の間に設けられたスイッチ素子と、前記抵抗と前記スイッチ素子の間の電圧値が前記指示に応じた電圧値となるように、前記スイッチ素子を制御するオペアンプと、を備えた構成（第３−５の構成）としてもよい。

また上記第３−３の構成としてより具体的には、前記傾斜付与部は、前記接続端子と前記低電圧部の間に設けられ、かつ、前記指示に応じて抵抗値を設定する可変抵抗によって形成されている構成（第３−６の構成）としてもよい。

また上記第３−６の構成としてより具体的には、前記可変抵抗は、前記液晶表示パネルが有するパネル容量とともにＣＲ回路を形成し、前記液晶表示パネルから前記低電圧部への放電をＣＲ放電とする構成（第３−７の構成）としてもよい。

また上記第３−１〜第３−７いずれかの構成としてより具体的には、前記ゲート電圧が所定の下限値に達したときに、前記接続端子と前記低電圧部との間を非導通とする電圧保護回路を備えた構成（第３−８の構成）としてもよい。

また第３の発明に係る液晶表示装置は、上記第３−１〜第３−８いずれかの構成に係る電源回路を備えた構成（第３−９の構成）とする。本構成によれば、上記構成に係る電源回路の利点を享受することが可能となる。

また、第３の発明に係るテレビは、上記第３−９の構成から成る液晶表示装置を有する構成（第３−１０の構成）とされている。

＜第１の発明の効果＞
第１の発明によれば、低耐圧素子を含む内部回路がサージ電圧により破壊されるのを簡易な構成により回避できるとともに、サージ電圧発生時や減電時においても内部回路が動作可能である過電圧保護回路、並びに、これを集積化して成る半導体装置を提供することができる。

＜第２の発明の効果＞
第２の発明によれば、昇圧電圧を適切に放電することのできる昇圧型電源装置を提供することが可能となる。

＜第３の発明の効果＞
第３の発明に係る電源回路によれば、ＧＳ機能を有しつつゲートドライバにゲート電圧を供給することが可能でありながら、製造コスト等を抑えることが容易となる。また、第３の発明に係る液晶表示装置によれば、第３の発明に係る電源回路の利点を享受することが可能となる。

液晶表示装置の一構成例を示すブロック図 過電圧保護回路の一構成例を示す回路図 過電圧保護部１４の入出力特性図 液晶表示装置１を搭載した電子機器（タブレットＰＣ）の外観図 スイッチングレギュレータ部１３の第１構成例を示す図 出力放電動作の一例を示すタイムチャート スイッチングレギュレータ部１３の第２構成例を示す図 昇圧型電源装置の一従来例を示す図 液晶表示装置１を搭載したテレビの一構成例を示すブロック図 液晶表示装置１を搭載したテレビの正面図 液晶表示装置１を搭載したテレビの側面図 液晶表示装置１を搭載したテレビの背面図 ゲートパルス変調部１２およびその周辺の第１構成例を示す図 ゲート電圧等の波形を表すグラフ ゲートパルス変調部１２およびその周辺の第２構成例を示す図 ゲートパルス変調部１２およびその周辺の第３構成例を示す図 モニター用回路を設けた回路構成に関する説明図 地絡用回路に関する説明図 従来の電源ＩＣの構成に関する説明図

＜液晶表示装置＞
図１は、液晶表示装置の一構成例を示すブロック図である。本構成例の液晶表示装置１は、電源ＩＣ１０と、ゲートドライバ２０と、液晶表示パネル３０とを有するほか、電源ＩＣ１０に外付けされるディスクリート素子として、コイルＬ１と、ダイオードＤ１と、キャパシタＣ１と、を有する。また、液晶表示装置１は、上記各部品の他、映像信号（例えばテレビ放送信号）を受信する回路等も有しており、この映像信号を用いて液晶表示パネル３０に映像を表示するようになっている。

電源ＩＣ１０は、入力電圧ＶＩＮ（例えば５Ｖ）を受けてゲートドライバ２０などへの電力供給（ＡＶＤＤ、ＶＧＨＭなど）を行う。

ゲートドライバ２０は、電源ＩＣ１０からゲート電圧ＶＧＨＭの供給を受け、これを用いて、液晶表示パネル３０の各ゲート線へゲート信号（垂直走査信号）を出力する。すなわち、ゲートドライバ２０は、映像信号に同期するように液晶表示パネル３０のゲート線を順に選択し、電源ＩＣ１０側に接続させる。これにより、電源ＩＣ１０側に接続されているゲート線に、ゲート電圧ＶＧＨＭがゲート信号の電圧として入力されることになる。

なお、液晶表示装置１には、液晶表示パネル３０へソース信号を出力するソースドライバ（不図示）も設けられる。また、このソースドライバとゲートドライバ２０は、例えば液晶駆動ＩＣとして、一体的に形成されていても構わない。

液晶表示パネル３０は、マトリクス状に配された複数の画素電極、画素電極毎に設けられたＴＦＴ［thin film transistor］、各行のＴＦＴのゲートに接続されたゲート線（スキャンライン）、及び、各列のＴＦＴのソースに接続されたソース線（データライン）などを有しており、供給されるゲート信号やソース信号に応じて、任意の文字や画像を表示する。すなわち、液晶表示パネル３０は、ゲート信号やソース信号に応じてバックライトの透過度合を画素毎に調節するように動作し、その結果として上記の表示を実現する。

＜電源ＩＣ＞
電源ＩＣ１０（半導体装置）は、制御部１１と、ゲートパルス変調部１２と、スイッチングレギュレータ部１３と、過電圧保護部１４（過電圧保護回路）と、減電圧保護部１５と、温度保護部１６と、ショート保護部１７と、リセット部１８と、を集積化したモノリシック半導体集積回路装置である。

また、電源ＩＣ１０は、外部との電気的な接続を確立する手段として、外部端子Ｔ１〜Ｔ９を有する。外部端子Ｔ１（入力端子）は、入力電圧ＶＩＮの入力端子である。外部端子Ｔ２は、イネーブル信号ＥＮの入力端子である。外部端子Ｔ３は、シリアルクロック信号ＳＣＬＫの入力端子である。外部端子Ｔ４は、シリアルデータ信号ＳＤＡの入出力端子である。外部端子Ｔ５は、変調制御信号ＦＬＫ（パルス信号）の入力端子である。外部端子Ｔ６は、所定電力（一定の基準ゲート電圧ＶＧＨ）の入力端子である。外部端子Ｔ７はゲート電圧ＶＧＨＭの出力端子であり、ゲートドライバ２０が接続される。外部端子Ｔ８は、昇圧電圧ＡＶＤＤの帰還端子である。外部端子Ｔ９は、スイッチング端子である。

制御部１１は、電源ＩＣ１０の各部動作を統括的に制御する。例えば、ゲートパルス変調部１２の動作に関わる保護電流値Ｓｖや放電電流値Ｓｉ、ないしは、スイッチングレギュレータ部１３の目標電圧値は、いずれも制御部１１によって変更可能に設定される。制御部１１は、外部端子Ｔ３及びＴ４を介して、電源ＩＣ１０外部との間で２線式のシリアル双方向通信を行う機能を備えており、上記の各種設定値は、いずれも外部から任意に変更することが可能である。

なお、保護電圧値Ｓｖは、基準ゲート電圧ＶＧＨより小さく設定される値である。設定された保護電圧値Ｓｖや放電制御値Ｓｉの情報（デジタル情報）は、制御部１１からゲートパルス変調部１２へ送出されることにより、ゲートパルス変調部１２の動作に反映されることになる。

ゲートパルス変調部１２は、変調制御信号ＦＬＫに応じて基準ゲート電圧ＶＧＨ（例えば２０〜３０Ｖ）に所定の変調処理を施すことにより、ゲート電圧ＶＧＨＭを生成し、これを外部端子Ｔ７から出力する。ゲートパルス変調部１２の構成や動作については、改めてより詳細に説明する。

スイッチングレギュレータ部１３は、電源ＩＣ１０に外付けされるコイルＬ１、ダイオードＤ１、及び、キャパシタＣ１と共に、昇圧型スイッチングレギュレータを形成する。なお、電源ＩＣ１０の外部において、コイルＬ１の第１端は、入力電圧ＶＩＮの印加端に接続されている。コイルＬ１の第２端とダイオードＤ１のアノードは、いずれも、外部端子Ｔ９に接続されている。ダイオードＤ１のカソードは、昇圧電圧ＡＶＤＤの出力端に接続される一方、外部端子Ｔ８にも接続されている。キャパシタＣ１は、昇圧電圧ＡＶＤＤの出力端と接地端との間に接続されている。

過電圧保護部１４は、入力電圧ＶＩＮが過電圧状態であるか否かを監視し、その監視結果に基づいて内部回路（制御部１１など）への電力供給経路を導通／遮断する。

減電圧保護部１５は、過電圧保護部１４を介して入力される入力電圧ＶＩＮが減電圧状態であるか否かを監視し、その監視結果をリセット部１８に伝達する。

温度保護部１６は、電源ＩＣ１０のジャンクション温度Ｔｊが所定の上限値（例えば１７５℃）を上回っているか否かを監視し、その監視結果をリセット部１８に伝達する。

ショート保護部１７は、昇圧電圧ＡＶＤＤに地絡（接地端またはそれに準ずる低電位端への短絡）が生じているか否かを監視し、その監視結果をリセット部１８に伝達する。

リセット部１８は、減電圧保護部１５から入力される減電圧保護信号、温度保護部１６から入力される温度保護信号、ショート保護部１７から入力されるショート保護信号、及び、外部端子Ｔ２から入力されるイネーブル信号ＥＮに基づいて、シャットダウン信号ＳＤを生成し、これを電源ＩＣ１０の各部（制御部１１、ゲートパルス変調部１２、及び、スイッチングレギュレータ部１３など）に出力する。

＜過電圧保護部＞
図２は、過電圧保護部１４の一構成例を示す回路図である。本構成例の過電圧保護部１４は、Ｐチャンネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＰ１（第１トランジスタ）と、抵抗Ｒ１（第１抵抗）と、Ｐチャンネル型ＭＯＳ電界効果トランジスタＰ２（第２トランジスタ）と、抵抗Ｒ２（第２抵抗）と、ツェナーダイオードＺＤ１（第１ツェナーダイオード）と、ＮＰＮ型バイポーラトランジスタＮＴｒ１（ＮＰＮ型トランジスタ）と、抵抗Ｒ３（第３抵抗）と、ツェナーダイオードＺＤ２（第２ツェナーダイオード）と、を有する。なお、過電圧保護部１４には、外部端子Ｔ１を介して入力電圧ＶＩＮが入力される。過電圧保護部１４は、入力電圧ＶＩＮが過電圧状態でないときには、入力電圧ＶＩＮをほとんど低下させることなく、低耐圧素子から成る内部回路（制御部１１や減電圧保護部１５など、図２では不図示）への出力電圧ＶＯＵＴとして出力する一方、入力電圧ＶＩＮが過電圧状態であるときには、入力電圧ＶＩＮを所定の上限値にクランプした上で内部回路への出力電圧ＶＯＵＴとして出力する。この過電圧保護動作については、後ほど詳細に説明する。

Ｐチャンネル型ＭＯＳ電界効果トランジスタＰ１（以下「トランジスタＰ１」という）のソースは、外部端子Ｔ１に接続されている。トランジスタＰ１のドレインは、内部回路に接続されている。

抵抗Ｒ１の第１端は、接地端に接続されている。抵抗Ｒ１の第２端は、トランジスタＰ１のゲートと、Ｐチャンネル型ＭＯＳ電界効果トランジスタＰ２（以下、「トランジスタＰ２」という）のドレインとに接続されている。

トランジスタＰ２のソースは、外部端子Ｔ１とトランジスタＰ１のソースとの接続ノードに接続されている。トランジスタＰ２のドレインは、トランジスタＰ１のゲートと抵抗Ｒ１との接続ノードに接続されている。トランジスタＰ２のゲートは、抵抗Ｒ２とツェナーダイオードＺＤ１のカソードとの接続ノードに接続されている。

抵抗Ｒ２の第１端は、外部端子Ｔ１とトランジスタＰ１のソースとの接続ノードに接続されている。抵抗Ｒ２の第２端は、ツェナーダイオードＺＤ１を介して接地端に接続されている。

ツェナーダイオードＺＤ１のカソードは、抵抗Ｒ２の第２端に接続されている。ツェナーダイオードＺＤ１のアノードは、接地端に接続されている。

ＮＰＮ型バイポーラトランジスタＮＴｒ１（以下「トランジスタＮＴｒ１」という）のエミッタは、トランジスタＰ１のドレインと内部回路との接続ノードに接続されている。トランジスタＮＴｒ１のベースは、抵抗Ｒ３とツェナーダイオードＺＤ２のカソードとの接続ノードに接続されている。トランジスタＮＴｒ１のコレクタは、外部端子Ｔ１と抵抗Ｒ３との接続ノードに接続されている。

抵抗Ｒ３の第１端は、外部端子Ｔ１とトランジスタＰ１のソースとの接続ノードに接続されている。また、抵抗Ｒ３の第２端は、ツェナーダイオードＺＤ２を介して接地端に接続されている。

ツェナーダイオードＺＤ２のカソードは、抵抗Ｒ３の第２端に接続されている。ツェナーダイオードＺＤ２のアノードは、接地端に接続されている。

なお、以上に説明したトランジスタＰ１、トランジスタＰ２、及び、トランジスタＮＴｒ１は、いずれも、内部回路を形成する素子よりも高耐圧な特性を持つものを用いる。より具体的には、内部回路を構成する素子が７Ｖまでしか耐えられず、且つ２０〜３０Ｖのサージ電圧が想定される場合、３０Ｖ程度の電圧に耐えられるものを用いる。

次に、過電圧保護部１４の動作について、図３を適宜参照しながら説明する。図３は、過電圧保護部１４の入出力特性図である。なお、図３の横軸は時間の経過を示しており、縦軸は電圧の大きさを示している。また、図３中の破線は入力電圧ＶＩＮの挙動を示しており、実線は出力電圧ＶＯＵＴの挙動を示している。なお、図３では、入力電圧ＶＩＮが緩やかに過電圧状態に至る場合（左側）と、入力電圧ＶＩＮが急峻に過電圧状態に至る場合（右側）の２種類について、過電圧保護部１４の入出力特性が例示されている。

本実施形態では、トランジスタＰ２、抵抗Ｒ２、及びツェナーダイオードＺＤ１は、入力電圧ＶＩＮ（例えば通常時５Ｖ）が所定の閾値を上回る場合、つまり入力電圧ＶＩＮが過電圧状態となった場合に、トランジスタＰ１のソースとゲートとの間を短絡させる短絡回路として動作する。またトランジスタＮＴｒ１、抵抗Ｒ３、及びツェナーダイオードＺＤ２は、入力電圧ＶＩＮが過電圧状態となった場合に、外部端子Ｔ１から入力される入力電圧ＶＩＮを所定の上限値にクランプした上で内部回路への出力電圧ＶＯＵＴとして出力するバイパス回路として動作する。

なお上記の閾値は、内部回路の耐圧性能に基づいて、予め定められているものとする。例えば、内部回路が７Ｖの印加電圧までに耐えられる場合、これよりも少し低い電圧を閾値として定める。

例えば、ツェナダイオードＺＤ１の降伏電圧を５Ｖとし、トランジスタＰ２のオンスレッショルド電圧を０．７Ｖとした場合、入力電圧ＶＩＮが５．７Ｖを上回ったときにトランジスタＰ２がオンとなって、トランジスタＰ１のゲート・ソース間が短絡される。すなわち、５Ｖの降伏電圧を持つツェナダイオードＺＤ１を用いることにより、上記の閾値は５．７Ｖに設定される。

まず、入力電圧ＶＩＮが所定の閾値を上回らない場合、つまり入力電圧ＶＩＮが過電圧状態ではない場合の動作について説明する。

入力電圧ＶＩＮが過電圧状態ではない場合、トランジスタＰ２のソースとゲートとの間には、トランジスタＰ２のオンスレッショルド電圧を上回るような電位差は生じない。このため、トランジスタＰ２はオフとなり、トランジスタＰ１のソースとゲートとの間は短絡されることはない。

上記の状態において、トランジスタＰ１のソースには、入力電圧ＶＩＮが印加される。またトランジスタＰ１のゲートは、抵抗Ｒ１を介して接続される接地端により、基準電位となる。この結果、トランジスタＰ１のソースとゲートとの間に、トランジスタＰ１のオンスレッショルド電圧を超える電位差が生じた状態となる。

このため、トランジスタＰ１はオンとなり、外部端子Ｔ１から入力される入力電圧ＶＩＮがほぼ低下することなく出力電圧ＶＯＵＴとして内部回路に供給されることとなる。

また、入力電圧ＶＩＮが過電圧状態でない場合には、トランジスタＰ１がオンであるため、トランジスタＮＴｒ１のエミッタには、ほぼ入力電圧ＶＩＮ（通常時５Ｖ）が印加される。ここで、ツェナダイオードＺＤ２の降伏電圧を５Ｖとすると、トランジスタＮＴｒ１のベースとエミッタとの間には、トランジスタＮＴｒ１のオンスレッショルド電圧を上回るような電位差は生じない。このため、トランジスタＮＴｒ１はオフとなり、バイパス回路としての動作を停止した状態となる。

次に、入力電圧ＶＩＮが過電圧状態である場合の動作について説明する。

入力電圧ＶＩＮが過電圧状態である場合、トランジスタＰ２のゲートはツェナーダイオードＺＤ１により定電圧（例えば５Ｖ）に維持されるが、トランジスタＰ２のソースにはこの定電圧を超える入力電圧ＶＩＮが印加される。このため、トランジスタＰ２のソースとゲートとの間にトランジスタＰ２のオンスレッショルド電圧を上回る電位差が生じる。これにより、トランジスタＰ２がオンとなり、トランジスタＰ１のソースとゲートとが短絡する。

これにより、トランジスタＰ１のゲート−ソース間には電位差がなくなってトランジスタＰ１がオフとなり、外部端子Ｔ１から内部回路へ過電圧状態の入力電圧ＶＩＮ、つまりサージ電圧が印加されるのを回避する。

また、入力電圧ＶＩＮが過電圧状態である場合、トランジスタＰ１がオフであるため、トランジスタＰ１を介した内部回路への電力供給経路は遮断される。しかしながら、トランジスタＮＴｒ１のエミッタからは、ツェナダイオードＺＤ２の降伏電圧（例えば５Ｖ）からトランジスタＮＴｒ１のベース・エミッタ間降下電圧（例えば０．７Ｖ）を差し引いた定電圧（例えば４．３Ｖ）が内部回路への出力電圧ＶＯＵＴとして印加される。結果として、過電圧状態において、内部回路が動作停止するのを回避する。

以上に説明した本実施形態によれば、過電圧状態ではない場合は、外部端子Ｔ１からトランジスタＰ１を経由して内部回路に至る経路で、入力電圧ＶＩＮをほとんど低下させることなく内部回路への出力電圧ＶＯＵＴとして供給するとともに、バイパス回路の動作を停止させる。また過電圧状態である場合は、外部端子Ｔ１から内部回路へのサージ電圧を遮断するとともに、バイパス回路により上限値がクランプされた出力電圧ＶＯＵＴを内部回路へ供給する。

これにより、低耐圧素子を含む内部回路がサージ電圧により破壊されるのを簡易な構成により回避できる。また、バイパス回路により、サージ電圧発生時においても内部回路への電圧供給が可能であるため、内部回路の動作停止やリセットの発生を回避できる。

さらに減電時について説明する。従来技術のように、仮に入力電圧ＶＩＮの印加端と内部回路との間に高耐圧のエミッタフォロワ回路を設置し、このエミッタフォロア回路のみを用いて内部回路へ定電圧を供給する構成とした場合、エミッタフォロア回路を構成するＮＰＮ型トランジスタのベース−エミッタ間電圧分だけ常時ロスが発生する。従って、入力電圧ＶＩＮが内部回路の動作限界電圧（例えば３．３Ｖ）を上回っていても、エミッタフォロワを介して内部回路に供給される電圧（ＶＩＮ−０．７Ｖ）が上記の動作限界電圧を下回っている場合には、内部回路が動作不能となるおそれがあった。これに対して本実施形態によれば、通常動作時にはトランジスタＰ１を介して、入力電圧ＶＩＮをほとんど低下させることなく内部回路へ供給することができる。従って、内部回路の動作限界電圧（例えば３.３Ｖ）の近傍まで入力電圧ＶＩＮが低下したとしても、内部回路が動作可能である。

＜タブレットＰＣへの適用＞
図４は、液晶表示装置１を搭載した電子機器（タブレットＰＣ）の外観図である。本構成例の電子機器Ａは、本体の前面や背面に搭載される撮像部Ａ１と、ユーザ操作を受け付ける操作部Ａ２（各種ボタンなど）と、文字や映像（撮影画像を含む）を表示する表示部Ａ３と、を有する。なお、表示部Ａ３には、ユーザのタッチ操作を受け付けるためのタッチパネル機能が搭載されている。先述の液晶表示装置１は、表示部Ａ３として電子機器Ａに搭載することが可能である。

＜スイッチングレギュレータ部＞
図５は、スイッチングレギュレータ部１３の第１構成例を示す図である。第１構成例のスイッチングレギュレータ部１３は、電源回路Ｘと、出力放電回路Ｙと、を含む。

電源回路Ｘは、入力電圧ＶＩＮから昇圧電圧ＡＶＤＤを生成するための回路ブロックであり、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ（出力用トランジスタ）Ｘ１と、スイッチング制御部Ｘ２と、エラーアンプＸ３と、デジタル／アナログ変換器Ｘ４と、発振器Ｘ５と、過電圧保護部Ｘ６と、過電流保護部Ｘ７と、抵抗Ｘ８及びＸ９と、を含む。

トランジスタＸ１のドレインは、外部端子Ｔ９に接続されている。トランジスタＸ１のソースおよびバックゲートは、いずれも接地端に接続されている。トランジスタＸ１のゲートは、スイッチング制御部Ｘ２に接続されている。

スイッチング制御部Ｘ２は、エラーアンプＸ３から入力される誤差電圧Ｖｅｒｒが小さくなるように、トランジスタＸ１のオン／オフ制御（電圧フィードバック制御）を行う。また、スイッチング制御部Ｘ２は、上記の電圧フィードバック制御と並行して、トランジスタＸ１に流れるスイッチ電流Ｉが所定の目標値と一致するように、トランジスタＸ１のオン／オフ制御（電流フィードバック制御）を行う。また、スイッチング制御部Ｘ２は、リセット部１８から入力されるシャットダウン信号ＳＤに基づいて、昇圧電圧ＡＶＤＤの生成動作を停止する機能を備えている。より具体的に述べると、スイッチング制御部Ｘ２は、シャットダウン信号ＳＤがローレベル（シャットダウン時の論理レベル）とされたときに、トランジスタＸ１をオフさせて昇圧電圧ＡＶＤＤの生成動作を停止する。また、スイッチング制御部Ｘ２は、過電圧検出部Ｘ６や過電流検出部Ｘ７から入力される保護信号に基づいて、昇圧電圧ＡＶＤＤの生成動作を停止する機能も備えている。

エラーアンプＸ３は、抵抗Ｘ８及びＸ９の接続ノードから反転入力端（−）に入力される帰還電圧Ｖｆｂ（昇圧電圧ＡＶＤＤの分圧電圧）と、デジタル／アナログ変換器Ｘ４から非反転入力端（＋）に入力される参照電圧Ｖｒｅｆとの差分を増幅して誤差電圧Ｖｅｒｒを生成し、この誤差電圧Ｖｅｒｒをスイッチング制御部Ｘ２に送出する。なお、エラーアンプＸ３は、入力電圧ＶＩＮの供給を受けて動作する。

デジタル／アナログ変換器Ｘ４は、制御部１１から入力されるデジタル信号ＲＥＦ（例えば６ビット信号）をアナログ変換して参照電圧Ｖｒｅｆを生成する。

発振器Ｘ５は、トランジスタＸ１のスイッチング周波数を定めるためのクロック信号を生成し、これをスイッチング制御部Ｘ２に送出する。

過電圧保護部Ｘ６は、昇圧電圧ＡＶＤＤを監視して過電圧保護信号を生成し、これをスイッチング制御部Ｘ２に送出する。

過電流保護部Ｘ７は、トランジスタＸ１に流れるスイッチ電流Ｉを監視して過電流保護信号を生成し、これをスイッチング制御部Ｘ２に送出する。

抵抗Ｘ８及びＸ９は、外部端子Ｔ８と接地端との間に直列接続されており、互いの接続ノードから帰還電圧Ｖｆｂ（昇圧電圧ＡＶＤＤの分圧電圧）を出力する抵抗分割回路として機能する。

上記構成から成る電源回路Ｘの基本動作（直流／直流変換動作）について説明する。

トランジスタＸ１がオン状態にされると、コイルＬ１には入力電圧ＶＩＮの印加端からトランジスタＸ１を介して接地端に向けたスイッチ電流Ｉが流れ、その電気エネルギが蓄えられる。なお、トランジスタＸ１のオン期間において既にキャパシタＣ１に電荷が蓄積されていた場合、負荷（図５では不図示）にはキャパシタＣ１から出力電流が流れることになる。このとき外部端子Ｔ９の電位はトランジスタＸ１を介してほぼ接地電位まで低下するので、ダイオードＤ１は逆バイアス状態となり、キャパシタＣ１からトランジスタＸ１に向けて電流が流れ込むことはない。一方、トランジスタＸ１がオフ状態にされると、コイルＬ１に生じた逆起電圧により、そこに蓄積されていた電気エネルギが放出される。このとき、ダイオードＤ１は順バイアス状態となるため、ダイオードＤ１を介して流れる電流は、出力電流として負荷に流れ込むとともに、キャパシタＣ１を介して接地端にも流れ込み、キャパシタＣ１を充電することになる。上記の動作が繰り返されることにより、負荷には、入力電圧ＶＩＮよりも高い昇圧電圧ＡＶＤＤが供給される。

このように、電源回路Ｘは、トランジスタＸ１のオン／オフ制御によってエネルギ貯蔵素子であるコイルＬ１を駆動することにより、入力電圧ＶＩＮから昇圧電圧ＡＶＤＤを生成する昇圧型電源装置（昇圧型ＤＣ／ＤＣコンバータ）の一構成要素として機能する。

出力放電回路Ｙは、シャットダウン信号ＳＤに基づいて昇圧電圧ＡＶＤＤの放電を行う回路ブロックであり、Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力放電用トランジスタ）Ｙ１と、コンパレータＹ２と、ＡＮＤゲートＹ３と、抵抗Ｙ４〜Ｙ６と、を含む。

トランジスタＹ１のドレインは、抵抗Ｙ６を介して外部端子Ｔ８に接続されている。トランジスタＹ１のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタＹ１のゲートは、ＡＮＤゲートＹ３の出力端（ゲート信号Ｇ１の印加端）に接続されている。すなわち、トランジスタＹ１は、ゲート信号（放電制御信号）Ｇ１に応じて昇圧電圧ＡＶＤＤの印加端と接地端との間を導通／遮断するスイッチとして機能する。

コンパレータＹ２は、抵抗Ｙ４及びＹ５の接続ノードから非反転入力端（＋）に入力されるモニタ電圧Ｖａ（＝ＡＶＤＤ×α（ただし０＜α≦１））と、反転入力端（−）に入力される基準電圧Ｖｔｈ１及びＶｔｈ２とを比較して比較信号Ｓｃを生成する。基準電圧Ｖｔｈ１及びＶｔｈ２は、いずれも入力電圧ＶＩＮに応じて変動する可変電圧（例えば、Ｖｔｈ１＝ＶＩＮ×１．１×α、Ｖｔｈ２＝ＶＩＮ×１．２×α）である。

比較信号Ｓｃがハイレベル（＝ＶＩＮ）である場合には、モニタ電圧Ｖａと基準電圧Ｖｔｈ１が比較される。そして、モニタ電圧Ｖａが基準電圧Ｖｔｈ１を下回ると、比較信号Ｓｃがハイレベルからローレベル（＝０Ｖ）に立ち下げられる。比較信号Ｓｃがローレベルである場合には、モニタ電圧Ｖａと基準電圧Ｖｔｈ２が比較される。そして、モニタ電圧Ｖａが基準電圧Ｖｔｈ２を上回ると、比較信号Ｓｃがローレベルからハイレベルに立ち上げられる。このように、コンパレータＹ２にヒステリシス特性を付与しておくことにより、出力放電動作の意図しないオン／オフ発振を回避することが可能となる。

ＡＮＤゲートＹ３は、第１入力端（反転入力極性）に入力されるシャットダウン信号ＳＤと第２入力端（非反転入力極性）に入力される比較信号Ｓｃとの論理積演算を行ってゲート信号Ｇ１を生成し、これをトランジスタＹ１のゲートに送出する。従って、シャットダウン信号ＳＤがローレベル（シャットダウン時の論理レベル）であって、かつ、比較信号Ｓｃがハイレベル（ＡＶＤＤ低下時の論理レベル）である場合に限り、ゲート信号Ｇ１がハイレベル（＝ＶＩＮ）となり、その余の場合にはゲート信号Ｇ１がローレベル（＝０Ｖ）となる。

抵抗Ｙ４及びＹ５は、外部端子Ｔ８と接地端との間に直列接続されており、互いの接続ノードからモニタ電圧Ｖａ（昇圧電圧ＡＶＤＤの分圧電圧）を出力する抵抗分割回路として機能する。

抵抗Ｙ６は、外部端子Ｔ８とトランジスタＹ１のドレインとの間に挿入されている。このような構成とすることにより、出力放電回路Ｙでは、キャパシタＣ１の容量値と抵抗Ｙ６の抵抗値に応じた時定数に基づいて昇圧電圧ＡＶＤＤの放電が行われる。

上記構成から成る出力放電回路Ｙは、シャットダウン信号ＳＤに基づいて昇圧電圧ＡＶＤＤの生成停止が指示されたときに昇圧電圧ＡＶＤＤの放電を開始する。そして、出力放電圧回路Ｙは、昇圧電圧ＡＶＤＤの放電を開始した後、モニタ電圧Ｖａ（昇圧電圧ＡＶＤＤに相当）が閾値電圧Ｖｔｈ１を下回ったときに昇圧電圧ＡＶＤＤの放電を停止する。さらに、出力放電回路Ｙは、昇圧電圧ＡＶＤＤの放電を停止した後、モニタ電圧Ｖａが閾値電圧Ｖｔｈ１よりも高い閾値電圧Ｖｔｈ２を上回ったとき（例えば、入力電圧ＶＩＮの減電圧異常により、入力電圧ＶＩＮに応じた閾値電圧Ｖｔｈ２がモニタ電圧Ｖａを下回ったとき）に昇圧電圧ＡＶＤＤの放電を再開する。以下では、このような出力放電動作について具体例を挙げて説明する。

図６は、出力放電動作の一例（入力電圧ＶＩＮに減電圧異常が生じてシャットダウンが行われるときの様子）を示すタイムチャートであり、上から順に、昇圧電圧ＡＶＤＤ、入力電圧ＶＩＮ、ゲート信号Ｇ１、シャットダウン信号ＳＤ、及び、比較信号Ｓｃが描写されている。なお、ここでは、説明を簡単とするために、コンパレータＹ２において昇圧電圧ＡＶＤＤと閾値電圧Ｖｔｈ１及びＶｔｈ２が直接的に比較されているものと仮定する。

時刻ｔ１において、減電圧異常による入力電圧ＶＩＮの低下が始まり、時刻ｔ２において、入力電圧ＶＩＮが閾値電圧Ｖｔｈ（ＵＶＬＯ）を下回ると、シャットダウン信号ＳＤがハイレベルからローレベルに立ち下げられる。このとき、昇圧電圧ＡＶＤＤは、閾値電圧Ｖｔｈ１（＝ＶＩＮ×１．１）よりも高いので、比較信号Ｓｃはハイレベルとなっている。従って、ゲート信号Ｇ１がハイレベルとなるので、トランジスタＹ１がオンとなり、外部端子Ｔ８と接地端との間が導通される。その結果、昇圧電圧ＡＶＤＤが急速に放電されるので、負荷の意図しない動作を未然に回避することが可能となる。

その後、時刻ｔ３において、昇圧電圧ＡＶＤＤが閾値電圧Ｖｔｈ１を下回ると、比較信号Ｓｃがハイレベルからローレベルに立ち下げられる。従って、ゲート信号Ｇ１がローレベルとなるので、トランジスタＹ１がオフとなり、外部端子Ｔ８と接地端との間が遮断される。その結果、昇圧電圧ＡＶＤＤの放電が停止されるので、昇圧電圧ＡＶＤＤが入力電圧ＶＩＮよりも低くなることを防止することが可能となり、延いては、入力電圧ＶＩＮの印加端からコイルＬ１、ダイオードＤ１、抵抗Ｙ６、及び、トランジスタＹ１を介して接地端に至る経路で不要な電流が引き抜かれることを防止することが可能となる。

時刻ｔ３以降も、減電圧異常に起因して入力電圧ＶＩＮの低下が継続する場合には、入力電圧ＶＩＮの低下に伴って、閾値電圧Ｖｔｈ１及びＶｔｈ２も同様の傾向で徐々に低下していく。そして、昇圧電圧ＡＶＤＤが閾値電圧Ｖｔｈ２を上回る（言い換えれば、閾値電圧Ｖｔｈ２が昇圧電圧ＡＶＤＤを下回る）と、比較信号Ｓｃがローレベルからハイレベルに立ち上げられる。従って、ゲート信号Ｇ１がハイレベルとなるので、トランジスタＹ１がオンとなり、外部端子Ｔ８と接地端との間が導通される。その結果、昇圧電圧ＡＶＤＤの放電動作が再開される。

以後も、入力電圧ＶＩＮの低下が続く限り、トランジスタＹ１のオン／オフが繰り返されて昇圧電圧ＡＶＤＤの放電動作が断続的に行われる。なお、トランジスタＹ１のゲート信号Ｇ１を生成するＡＮＤゲートＹ３は、入力電圧ＶＩＮの供給を受けて動作しているので、入力電圧ＶＩＮがトランジスタＹ１のオンスレッショルド電圧Ｖｔｈ以下まで低下すると、トランジスタＹ１をオンさせることができなくなり、出力放電動作が終了となる。

また、図６では、減電圧保護によるシャットダウン時を例に挙げて説明を行ったが、温度保護によるシャットダウン時、ショート保護によるシャットダウン時、または、イネーブル信号ＥＮによるシャットダウン時のいずれにおいても、基本的に上記と同様の出力放電動作が行われる。ただし、入力電圧ＶＩＮの低下が生じていない場合には、昇圧電圧ＡＶＤＤが閾値電圧Ｖｔｈ１を下回って出力放電動作が停止されて以後、出力放電動作が再開されることはないので、昇圧電圧ＡＶＤＤは、自然放電によって閾値電圧Ｖｔｈ１から入力電圧ＶＩＮまで低下することになる。

図７は、スイッチングレギュレータ部１３の第２構成例を示す図である。第２構成例のスイッチングレギュレータ部１３は、第１構成例とほぼ同様の構成であり、出力放電用トランジスタとしてＰチャネル型ＭＯＳ電界効果トランジスタＹ７を用いた点と、トランジスタＹ７を駆動するためのレベルシフタＹ８を追加した点に特徴を有している。そこで、第１構成と同様の構成要素については、図５と同一の符号を付すことで重複した説明を割愛し、以下では、第２構成例の特徴部分について重点的な説明を行う。

トランジスタＹ７のソース及びバックゲートは、いずれも抵抗Ｙ６を介して外部端子Ｔ８に接続されている。トランジスタＹ７のドレインは、接地端に接続されている。トランジスタＹ７のゲートは、レベルシフタＹ８の出力端（ゲート信号Ｇ２の印加端）に接続されている。

レベルシフタＹ８は、昇圧電圧ＡＶＤＤの供給を受けて、ＡＮＤゲートＹ３の出力信号の論理反転とレベルシフトを行うことによりゲート信号Ｇ２を生成し、これをトランジスタＹ７のゲートに送出する。すなわち、ＡＮＤゲートＹ３の出力信号がハイレベル（＝ＶＩＮ）であるときには、ローレベル（＝０Ｖ）のゲート信号Ｇ２が生成され、ＡＮＤゲートＹ３の出力信号がローレベル（＝０Ｖ）であるときには、ハイレベル（＝ＡＶＤＤ）のゲート信号Ｇ２が生成される。

このような構成とすることにより、第２構成例のスイッチングレギュレータ部１３は、先出の第１構成例と同様、昇圧電圧ＡＶＤＤを適切に放電することが可能となる。また、出力放電用トランジスタとしてＰチャネル型ＭＯＳ電界効果トランジスタＹ７を用いた構成であれば、Ｎチャネル型ＭＯＳ電界効果トランジスタＹ１を用いた構成と異なり、たとえ入力電圧ＶＩＮが０Ｖまで低下した場合であっても、トランジスタＹ７をオンとして、昇圧電圧ＡＶＤＤを放電することが可能となる。

なお、上記では、液晶表示装置に搭載される昇圧型電源装置を例に挙げて説明を行ったが、その他の用途に供される昇圧型電源装置全般にも広く適用することが可能である。

＜ゲートパルス変調部＞
［第１構成例］
次に、ゲートパルス変調部１２の第１構成例について、詳細な説明を行う。図１１は、ゲートパルス変調部１２およびその周辺の第１構成例を示す図である。本図に示したように、ゲートパルス変調部１２は、各スイッチ（５１、５２）、可変電流源回路５３、ＤＡＣ［Digital to Analog Converter］５４、コンパレータ５５、及び、コントローラ５６を有している。

スイッチ５１は、一端が外部端子Ｔ６に接続されており、他端がスイッチ５２の一端に接続されている。またスイッチ５２の他端は、可変電流源回路５３（ＭＯＳＦＥＴ５３ａおよび抵抗５３ｂ）を介して、接地されている。また各スイッチ（５１、５２）の接続ノードは、外部端子Ｔ７に接続されている。各スイッチ（５１、５２）は、例えばトランジスタにより形成されており、コントローラ５６の指示に応じて、両端間の開閉が切替えられる。なお、開状態のときは両端間が非導通であり、閉状態のときは両端間が導通する。

可変電流源回路５３は、スイッチ５２と接地点の間を流れる電流の値を、変更可能に設定する回路である。可変電流源回路５３は、ＭＯＳＦＥＴ（スイッチ素子）５３ａ、抵抗５３ｂ、ＤＡＣ５３ｃ、およびオペアンプ５３ｄを有している。

ＭＯＳＦＥＴ５３ａは、ドレインがスイッチ５２に接続されており、ソースが抵抗５３ｂの一端に接続されている。また抵抗５３ｂの他端は接地されている。このように抵抗５３ｂは、外部端子Ｔ７と接地点（低電圧部）の間に設けられている。

ＤＡＣ５３ｃは、入力側が制御部１１に接続されており、出力側がオペアンプ５３ｄの非反転入力端子に接続されている。ＤＡＣ５３ｃには、制御部１１から、放電制御値Ｓｉの情報が入力されるようになっている。またオペアンプ５３ｄは、反転入力端子がＭＯＳＦＥＴ５３ａと抵抗５３ｂとの接続ノードに接続されており、出力端子がＭＯＳＦＥＴ５３ａのゲートに接続されている。ＭＯＳＦＥＴ５３ａは、オペアンプ５３ｄの出力信号に応じて、抵抗５３ｂと外部端子Ｔ７の間の導通度を調節するように動作する。

このような構成により、可変電流源回路５３は、ＭＯＳＦＥＴ５３ａと抵抗５３ｂとの接続ノードに現れる電圧が放電制御値Ｓｉに応じた電圧値となるようにし、スイッチ５２から接地点に流れる電流の値がほぼ一定となるようにする。制御部１１側で放電制御値Ｓｉが変更されると、これに応じて、スイッチ５２から接地点に流れる電流の値も変更されることになる。

ＤＡＣ５４は、入力側が制御部１１に接続されており、出力側がコンパレータ５５の非反転入力端子に接続されている。ＤＡＣ５４には、制御部１１から、保護電圧値Ｓｖの情報が入力されるようになっている。またコンパレータ５５は、反転入力端子が外部端子Ｔ７に接続されており、出力端子がコントローラ５６に接続されている。

コントローラ５６は、外部端子Ｔ５に接続されており、変調制御信号ＦＬＫやコンパレータ５５の出力信号に基づいて各スイッチ（５１、５２）の開閉の切替を制御する。より具体的には、コントローラ５６は、変調制御信号ＦＬＫがＨレベルであるときには、スイッチ５１を閉じてスイッチ５２を開き、変調制御信号ＦＬＫがＬレベルであるときには、スイッチ５１を開いてスイッチ５２を閉じる。但し、コントローラ５６は、コンパレータ５５の出力信号がＨレベルのとき（電圧ＶＧＨＭの値が、保護電圧値Ｓｖより小さくなるとき）には、変調制御信号ＦＬＫの状態に関わらずスイッチ５２を開状態に固定する。

次に、ゲートパルス変調部１２の動作等についてより詳細に説明する。先述した通り、コントローラ５６は、変調制御信号ＦＬＫに応じて各スイッチ（５１、５２）の開閉を切替える。スイッチ５１が閉じられたとき（変調制御信号ＦＬＫがＨレベルのとき）は外部端子Ｔ６と外部端子Ｔ７が導通し、外部端子Ｔ６から入力される電力を用いて、外部端子Ｔ７の接続先（ゲートドライバ２０や液晶表示パネル３０）に向けた充電が行われる。これにより、ゲート電圧ＶＧＨＭは、基準ゲート電圧ＶＧＨと同等にまで上がり、Ｈレベル（液晶表示パネル３０のＴＦＴをＯＮとする状態）となる。

一方、スイッチ５２が閉じられたとき（変調制御信号ＦＬＫがＬレベルのとき）は、外部端子Ｔ７は可変電流源回路５３を介して接地点に導通し、外部端子Ｔ７の接続先（ゲートドライバ２０や液晶表示パネル３０）からこの接地点に向けた放電が行われる。これにより、ゲート電圧ＶＧＨＭは下がることになる。このようにしてゲート電圧ＶＧＨＭは、略パルス波形となるように生成される。

ここで可変電流源回路５３の動作により、当該放電の電流値は、放電電流値Ｓｉとなるように制御される。放電制御値Ｓｉが小さいほど、当該放電は緩やかに進むことになる。そのため、ゲート電圧ＶＧＨＭの波形の立下りの部分には、放電制御値Ｓｉに応じた傾きの傾斜が付くことになる。

また、先述したように、ゲート電圧ＶＧＨＭの値が保護電圧値Ｓｖより小さくなるときには、コントローラ５６によってスイッチ５２が開状態に固定され、当該放電は停止される。つまりコントローラ５６は、ゲート電圧ＶＧＨＭをモニターし、ゲート電圧ＶＧＨＭが保護電圧値Ｓｖに達したときにスイッチ５２を開状態とし、外部端子Ｔ７と接地点との間を非導通とする。

そのため、保護電圧値Ｓｖがゲート電圧ＶＧＨＭの下限値となり、ゲート電圧ＶＧＨＭが保護電圧値Ｓｖを下回ることは回避される。なおゲート電圧ＶＧＨＭの値が保護電圧値Ｓｖに略一致しているとき、ゲート電圧ＶＧＨＭはＬレベル（液晶表示パネル３０のＴＦＴをＯＦＦとする状態）である。

図１２は、ゲート電圧ＶＧＨＭおよび変調制御信号ＦＬＫの波形、ならびに、ゲートドライバ２０において生成されるゲート信号の波形のグラフを例示している。なお、当該グラフでは、横軸と縦軸がそれぞれ時間と電圧を表している。上述したゲートパルス変調部１２の動作により、基準ゲート電圧ＶＧＨが変調され、図１２に示すような波形のゲート電圧ＶＧＨＭが生成されることになる。

図１２に示すように、ゲート電圧ＶＧＨＭの波形は、概ね、変調制御信号ＦＬＫの波形に同期してＨレベルとＬレベルが交互に現れるパルス波形であり、ＨレベルおよびＬレベルが、それぞれ基準ゲート電圧ＶＧＨおよび保護電圧値Ｓｖとなっている。

但し、ゲート電圧の波形の立下り部分には、放電制御値Ｓｉに応じた傾きの傾斜が付いている。これにより電源ＩＣ１０は、ＧＳ機能（ゲートシェーディング機能）を発揮するようになっている。なお放電制御値Ｓｉは変更が可能であるため、当該傾斜の傾きは調節可能である。そのため電源ＩＣ１０によれば、例えば液晶表示パネル３０の仕様に応じてＧＳ機能が最も有効となるように、当該傾斜の傾きを調節しておくことが可能である。

図１７に示した従来例（電源ＩＣ１００）との比較における、第１構成例のゲートパルス変調部１２を備えた電源ＩＣ１０の主な特長について、以下に説明する。

第１構成例のゲートパルス変調部１２を備えた電源ＩＣ１０は、内部に可変電流源回路５３が設けられたことにより、外付け抵抗（図１７に示す外付け抵抗４００に相当）を要することなく、ＧＳ機能を発揮することが可能である。そのため電源ＩＣ１０によれば、ＧＳ機能を有しながらも、液晶表示装置の製造に要する部品の増大を抑え、製造コスト等を抑えることが可能である。

また、第１構成例のゲートパルス変調部１２を備えた電源ＩＣ１０は、外付け抵抗の接続が不要となっているため、外付け抵抗を接続するための外部端子（図１７に示す外部端子Ｔ_RDに相当）を設けておく必要がない。そのため電源ＩＣ１０によれば、外部端子の数（ＰＩＮの数）の増大を抑え、製造コスト等を抑えることが可能である。

また、第１構成例のゲートパルス変調部１２を備えた電源ＩＣ１０は、ゲート電圧ＶＧＨＭのモニター結果に応じてスイッチ５２を制御するため、定電圧源（図１７に示す定電圧源５００に相当）を要することなく、ゲート電圧ＶＧＨＭの下り過ぎを防止することが可能である。そのため、電源ＩＣ１０によれば、ゲート電圧ＶＧＨＭの下り過ぎを防止しながらも、液晶表示装置の製造に要する部品の増大を抑え、製造コスト等を抑えることが可能である。

また、第１構成例のゲートパルス変調部１２を備えた電源ＩＣ１０は、保護電圧値Ｓｖや放電制御値Ｓｉの設定値を更新するだけで、ゲート電圧ＶＧＨＭの下限値や波形の立下り部分の傾きを変更することが可能である。そのため、電源ＩＣ１０によれば、これらの調節を容易に行うことが可能である。

［第２構成例］
次に、ゲートパルス変調部１２の第２構成例について説明する。なお、第２構成例は、可変電流源回路の代わりに可変抵抗回路が設けられた点およびこれに関連する点を除き、基本的に第１構成例と同等である。以下の説明では、第１構成例と異なる部分の説明に重点を置き、第１構成例と同等の部分については説明を省略することがある。

図１３は、ゲートパルス変調部１２およびその周辺の第２構成例を示す図である。本図に示したように、ゲートパルス変調部１２は、各スイッチ（５１、５２）、ＤＡＣ５４、コンパレータ５５、コントローラ５６、および、可変抵抗回路５７を有している。

可変抵抗回路５７は、可変抵抗５７ａおよびＤＡＣ５７ｂを有している。可変抵抗５７ａは、一端がスイッチ５２に接続されており、他端は接地されている。またＤＡＣ５７ｂには、制御部１１から、設定抵抗値Ｓｒの情報が入力されるようになっている。なお設定抵抗値Ｓｒは、保護電圧値Ｓｖなどと同様に、制御部１１において変更可能に設定される値である。可変抵抗５７ａの抵抗値は、ＤＡＣ５７ｂの出力信号に基づいて、現状の設定抵抗値Ｓｒに設定されるようになっている。

このように、第２構成例のゲートパルス変調部１２においては、外部端子Ｔ７と接地点との間に可変抵抗５７ａが設けられている。これにより、液晶表示パネル３０のパネル容量（Ｃ）と可変抵抗５７ａ（Ｒ）によってＣＲ回路が形成されるため、外部端子Ｔ７の接続先（ゲートドライバ２０や液晶表示パネル３０）から当該接地点に向けた放電は、このＣＲ回路の作用によってＣＲ放電となる。

その結果、ゲート電圧ＶＧＨＭの波形の立下り部分には、当該ＣＲ回路の時定数（可変抵抗５７ａの抵抗値等によって定まる）に応じた傾きの傾斜が付くことになる。この傾きは、可変抵抗５７ａの抵抗値（つまり設定抵抗値Ｓｒ）の変更を通じて調節可能である。

以上に説明した通り、可変抵抗回路５７は、第１構成例の可変電流源回路５３に準じた機能を発揮するようになっている。これにより、第２構成例のゲートパルス変調部１２を備えた電源ＩＣ１０も、第１構成例のゲートパルス変調部１２を備えた電源ＩＣ１０と同等の特長を有したものとなっている。

［第３構成例］
次に、ゲートパルス変調部１２の第３構成例について説明する。なお、第３構成例は、ゲートパルス変調部１２の主要な構成およびこれに関連する点を除き、基本的に第１構成例と同等である。以下の説明では、第１構成例と異なる部分の説明に重点を置き、第１構成例と同等の部分については説明を省略することがある。

図１４は、ゲートパルス変調部１２およびその周辺の第３構成例を示す図である。本図に示したように、第３構成例のゲートパルス変調部１２は、可変電流源回路５３、コントローラ５６、各ＭＯＳＦＥＴ（５８、６０）、および、逆流防止用のダイオード５９を有している。なお、可変電流源回路５３の構成は、第１構成例のものと同等である。

ＭＯＳＦＥＴ６０は、ソースが外部端子Ｔ６に接続されており、ドレインが可変電流源回路５３（ＭＯＳＦＥＴ５３ａおよび抵抗５３ｂ）を介して接地されている。なおＭＯＳＦＥＴ６０とＭＯＳＦＥＴ５３ａの間には、アノードがＭＯＳＦＥＴ６０に接続されるようにダイオード５９が設けられている。またＭＯＳＦＥＴ６０のソースとダイオード５９のアノードとの接続ノードは、外部端子Ｔ７に接続されている。

ＭＯＳＦＥＴ５８は、ドレインがオペアンプ５３ｄの出力端とＭＯＳＦＥＴ５３ａのゲートとの接続ノードに接続されており、ソースが接地されている。ＭＯＳＦＥＴ（５８、６０）のゲートは、コントローラ５６に接続されている。これにより各ＭＯＳＦＥＴ（５８、６０）は、コントローラ５６の指示に応じて、ＯＮ／ＯＦＦ（ソース−ドレイン間の導通／非導通）が切替えられる。

コントローラ５６は、外部端子Ｔ５に接続されており、変調制御信号ＦＬＫに基づいて各スイッチ（５１、５２）の開閉の切替を制御する。より具体的には、コントローラ５６は、変調制御信号ＦＬＫがＨレベルであるときには、各ＭＯＳＦＥＴ（５８、６０）をＯＮとし、変調制御信号ＦＬＫがＬレベルであるときには、各ＭＯＳＦＥＴ（５８、６０）をＯＦＦとする。

上述した構成により、第３構成例のゲートパルス変調部１２は次のように動作する。変調制御信号ＦＬＫがＨレベルのとき、ＭＯＳＦＥＴ６０がＯＮとなることで外部端子Ｔ６と外部端子Ｔ７が導通し、外部端子Ｔ６から入力される電力を用いて、外部端子Ｔ７の接続先（ゲートドライバ２０や液晶表示パネル３０）に向けた充電が行われる。これによりゲート電圧ＶＧＨＭは、基準ゲート電圧ＶＧＨと同等にまで上がり、Ｈレベル（液晶表示パネル３０のＴＦＴをＯＮとする状態）となる。なおこのときＭＯＳＦＥＴ５８はＯＮであるため、ＭＯＳＦＥＴ５３ａはＯＦＦとなっている。

一方、変調制御信号ＦＬＫがＬレベルのときには、ＭＯＳＦＥＴ５８がＯＦＦとなることで、外部端子Ｔ７は可変電流源回路５３を介して接地点に導通する。これにより、外部端子Ｔ７の接続先（ゲートドライバ２０や液晶表示パネル３０）からこの接地点に向けた放電が行われ、ゲート電圧ＶＧＨＭが下がる。その結果、ゲート電圧ＶＧＨＭはＬレベル（液晶表示パネル３０のＴＦＴをＯＦＦとする状態）となる。

ここで第１構成例の場合と同様、可変電流源回路５３の動作により、当該放電の電流値は放電制御値Ｓｉとなるように制御される。そのため、ゲート電圧ＶＧＨＭの波形の立下りの部分には、放電制御値Ｓｉに応じた傾きの傾斜が付くことになる。その結果、電源ＩＣ１０は、第１構成例の場合と同様にＧＳ機能を発揮することが可能である。

［その他の構成例］
先述した第１構成例のゲートパルス変調部１２を備えた電源ＩＣ１０の回路構成は、従来例（図１７を参照）に比べ、ゲート電圧ＶＧＨＭのモニターに用いられるモニター用回路（ＤＡＣ５４およびコンパレータ５５を含む回路）や、可変電流源回路５３などが加えられたものとなっている。この点、例えば図１５に示すように、可変電流源回路５３は加えられず、モニター用回路が加えられた回路構成とすることも可能である。

図１５に示す回路構成によれば、外付け抵抗４０（図１７に示す外付け抵抗４００に相当）やこれを接続するための外部端子Ｔ_RDは省略されないが、定電圧源（図１７に示す定電圧源５００に相当）を要せずにゲート電圧ＶＧＨＭの下り過ぎを抑制し得る点で、従来例に比べて有利となる。

また各実施形態に係る電源ＩＣ１０の回路構成について、所定信号（例えば、減電圧保護部１５または温度保護部１６による監視結果の信号）に応じて外部端子Ｔ７を地絡させる急速放電回路が設けられても良い。図１６はその一例として、第１構成例のゲートパルス変調部１２を備えた電源ＩＣ１０に急速放電回路１９を加えた回路構成を示している。急速放電回路１９は、所定信号に応じてＯＮ／ＯＦＦが切替るＭＯＳＦＥＴ１９ａを有しており、ＭＯＳＦＥＴ１９ａがＯＮとなったときに外部端子Ｔ７を地絡させる。急速放電回路１９は、例えば電圧や温度の異常発生時に外部端子Ｔ７を地絡させ、急速に放電が行われるようにして機器を保護する役割を果す。

以上に説明した通り、電源ＩＣ１０は、液晶表示パネル３０を駆動するゲートドライバ２０にゲート電圧ＶＧＨＭを供給する回路であって、ゲートドライバ２０に接続される外部端子Ｔ７と、略パルス波形のゲート電圧ＶＧＨＭを生成し、外部端子Ｔ７を介してゲートドライバ２０へ出力するゲートパルス変調部１２と、が設けられた集積回路（ＩＣ）として形成されている。そしてこの集積回路内には、ゲート電圧ＶＧＨＭの波形に傾斜を付ける機能部（傾斜付与部）が設けられている。

電源ＩＣ１０によれば、ＧＳ機能を有しつつゲートドライバ２０にゲート電圧ＶＧＨＭを供給することが可能でありながら、製造コスト等を抑えることが容易となっている。

また電源ＩＣ１０は、一定の基準ゲート電圧ＶＧＨが入力される外部端子Ｔ６と、基準ゲート電圧ＶＧＨより低電圧に設定された低電圧部（例えば第１実施形態の場合は、抵抗５３ｂに接続された接地点）とを備え、ゲートパルス変調部１２は、外部端子Ｔ７を外部端子Ｔ６へ接続することにより、ゲート電圧ＶＧＨＭをＨレベルとし、外部端子Ｔ７を低電圧部へ接続することにより、ゲート電圧ＶＧＨＭをＬレベルとするようになっている。これにより電源ＩＣ１０は、基準ゲート電圧ＶＧＨを変調するようにして、ゲート電圧ＶＧＨＭを生成する。

また傾斜付与部は、与えられた指示に応じて前記傾斜の傾きを変更可能に設定するようになっている。すなわち、第１構成例および第３構成例の場合は、傾斜付与部は、外部端子Ｔ７から低電圧部へ流れる電流の値を放電制御値Ｓｉ（与えられた指示）に応じて設定する、可変電流源回路５３によって形成されている。一方、第２構成例の場合は、傾斜付与部は、外部端子Ｔ７と低電圧部の間に設けられ、かつ、設定抵抗値Ｓｒ（与えられた指示）に応じて抵抗値を設定する可変抵抗５７ａによって形成されている。なお可変抵抗５７ａは、液晶表示パネル３０が有するパネル容量とともにＣＲ回路を形成し、液晶表示パネル３０から低電圧部への放電をＣＲ放電とするものである。

＜テレビへの適用＞
図９は、液晶表示装置１を搭載したテレビの一構成例を示すブロック図である。また、図１０Ａ〜図１０Ｃは、それぞれ液晶表示装置１を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＢは、チューナ部Ｂ１と、デコーダ部Ｂ２と、表示部Ｂ３と、スピーカ部Ｂ４と、操作部Ｂ５と、インタフェイス部Ｂ６と、制御部Ｂ７と、電源部Ｂ８と、を有する。

チューナ部Ｂ１は、テレビＢに外部接続されるアンテナＢ０で受信された受信信号から所望チャンネルの放送信号を選局する。

デコーダ部Ｂ２は、チューナＢ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ｂ２は、インタフェイス部Ｂ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。

表示部Ｂ３は、デコーダ部Ｂ２で生成された映像信号を映像として出力する。表示部Ｂ３としては、先述の液晶表示装置１を好適に用いることができる。

スピーカ部Ｂ４は、デコーダ部Ｂ２で生成された音声信号を音声として出力する。

操作部Ｂ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ｂ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。

インタフェイス部Ｂ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。

制御部Ｂ７は、上記各部Ｂ１〜Ｂ６の動作を統括的に制御する。制御部Ｂ７としては、ＣＰＵ［central processing unit］などを用いることができる。

電源部Ｂ８は、上記各部Ｂ１〜Ｂ７に電力供給を行う。電源部Ｂ８としては、先述の電源ＩＣ１０を好適に用いることができる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている過電圧保護回路は、例えばタブレットＰＣ（図４を参照）や、マイクロプロセッサ、画像処理プロセッサ、マルチメディアプロセッサ、ＩＰコア、パーソナルコンピュータ、ネットワークサーバ、モバイル機器、ゲーム機、ＰＤＡなどの装置において、過電圧保護の向上を図る上で有用な技術である。

また、本明細書中に開示されている昇圧型電源装置は、例えば、ＬＣＤ−ＴＶ（図９、図１０Ａ〜図１０Ｃを参照）、ＰＤＰ−ＴＶ、ＤＶＤレコーダ、ＢＤレコーダなど、様々なアプリケーションの電源として利用することが可能である。

また、本明細書中に開示されている電源回路は、例えば、液晶表示装置（図９、図１０Ａ〜図１０Ｃを参照）用の電源回路に利用することができる。

１ 液晶表示装置
１０ 電源ＩＣ（半導体装置）
１１ 制御部
１２ ゲートパルス変調部（ゲート電圧生成回路）
１３ スイッチングレギュレータ部
１４ 過電圧保護部（過電圧保護回路）
１５ 減電圧保護部
１６ 温度保護部
１７ ショート保護部
１８ リセット部
１９ 急速放電回路
１９ａ ＭＯＳＦＥＴ
２０ ゲートドライバ
３０ 液晶表示パネル
４０ 外付け抵抗
５１、５２ スイッチ
５３ 可変電流源回路
５４ ＤＡＣ
５５ コンパレータ
５６ コントローラ
５７ 可変抵抗回路
５８、６０ ＭＯＳＦＥＴ
５９ ダイオード
Ｌ１ コイル
Ｄ１ ダイオード
Ｃ１ キャパシタ
Ｔ１〜Ｔ９ 外部端子
Ｐ１、Ｐ２ Ｐチャンネル型ＭＯＳ電界効果トランジスタ（第１トランジスタ、第２トランジスタ）
ＮＴｒ１ ＮＰＮ型バイポーラトランジスタ（ＮＰＮ型トランジスタ）
ＺＤ１、ＺＤ２ ツェナーダイオード（第１ツェナーダイオード、第２ツェナーダイオード）
Ｒ１〜Ｒ３ 抵抗（第１抵抗、第２抵抗、第３抵抗）
Ａ 電子機器（タブレットＰＣ）
Ａ１ 撮像部
Ａ２ 操作部
Ａ３ 表示部
Ｘ 電源回路
Ｘ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力用トランジスタ）
Ｘ２ スイッチング制御部
Ｘ３ エラーアンプ
Ｘ４ デジタル／アナログ変換器
Ｘ５ 発振器
Ｘ６ 過電圧保護部
Ｘ７ 過電流保護部
Ｘ８、Ｘ９ 抵抗
Ｙ 出力放電回路
Ｙ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力放電用トランジスタ）
Ｙ２ コンパレータ
Ｙ３ ＡＮＤゲート
Ｙ４〜Ｙ６ 抵抗
Ｙ７ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力放電用トランジスタ）
Ｙ８ レベルシフタ
Ｂ テレビ
Ｂ０ アンテナ
Ｂ１ チューナ部
Ｂ２ デコーダ部
Ｂ３ 表示部
Ｂ４ スピーカ部
Ｂ５ 操作部
Ｂ６ インタフェイス部
Ｂ７ 制御部
Ｂ８ 電源部

Claims (9)

1. 入力電圧から昇圧電圧を生成する電源回路と；
   所定の制御信号に基づいて前記昇圧電圧の生成停止が指示されたときに前記昇圧電圧の放電を開始し、前記昇圧電圧が第１閾値電圧を下回ったときに前記昇圧電圧の放電を停止する出力放電回路と；
   を有することを特徴とする昇圧型電源装置。
2. 前記出力放電回路は、前記昇圧電圧の生成停止が指示されている状態で前記昇圧電圧が前記第１閾値電圧よりも高い前記第２閾値電圧を上回ったときに前記昇圧電圧の放電を再開することを特徴とする請求項１に記載の昇圧型電源装置。
3. 前記第１閾値電圧及び前記第２閾値電圧は、前記入力電圧に応じて変動する可変電圧であることを特徴とする請求項２に記載の昇圧型電源装置。
4. 前記出力放電回路は、
   前記昇圧電圧と前記第１閾値電圧及び前記第２閾値電圧とを比較して比較信号を出力するコンパレータと、
   前記制御信号と前記比較信号に基づいて放電制御信号を生成する論理ゲートと、
   前記放電制御信号に応じて前記昇圧電圧の印加端と接地端との間を導通／遮断するスイッチと、
   を含むことを特徴とする請求項３に記載の昇圧型電源装置。
5. 前記スイッチは、Ｎチャネル型電界効果トランジスタであることを特徴とする請求項４に記載の昇圧型電源装置。
6. 前記スイッチは、Ｐチャネル型電界効果トランジスタであることを特徴とする請求項４に記載の昇圧型電源装置。
7. 前記出力放電回路は、さらに、前記昇圧電圧の印加端と前記スイッチとの間に挿入された抵抗を含むことを特徴とする請求項４〜請求項６のいずれか一項に記載の昇圧型電源装置。
8. 請求項７に記載の昇圧型電源装置を有することを特徴とする液晶表示装置。
9. 請求項８に記載の液晶表示装置を有することを特徴とするテレビ。

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