JPS60106220A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS60106220A JPS60106220A JP58215343A JP21534383A JPS60106220A JP S60106220 A JPS60106220 A JP S60106220A JP 58215343 A JP58215343 A JP 58215343A JP 21534383 A JP21534383 A JP 21534383A JP S60106220 A JPS60106220 A JP S60106220A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- node
- capacitor
- resistor
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体回路に関し、特に電源投入時のリセッ
ト用半導体回路に関するものである。
ト用半導体回路に関するものである。
第１図は従来の半導体回路を示す回路図である。
同図において、１は一方の端子が電源端子２に接続され
、他方の端子がノード３に接続される抵抗、４は一方の
端子がノード３に接続され、他方の端子がアースに接続
されるコンデンサ、５は入力部がノード３に接続され、
しきい値電圧Ｖｙｈｘ （第２図参照）をもつインバー
タ、６はドレイン部がノード１に接続され、ソース部が
アースに接続され、ゲート部がインバータ５の出力部に
接続されたＮ−ＭＯＳ）ランジスタ、８は一方の端子が
電源端子に接続され、他方の端子がノード７に接続され
る抵抗、９は一方の端子がノード７に接続され。
、他方の端子がノード３に接続される抵抗、４は一方の
端子がノード３に接続され、他方の端子がアースに接続
されるコンデンサ、５は入力部がノード３に接続され、
しきい値電圧Ｖｙｈｘ （第２図参照）をもつインバー
タ、６はドレイン部がノード１に接続され、ソース部が
アースに接続され、ゲート部がインバータ５の出力部に
接続されたＮ−ＭＯＳ）ランジスタ、８は一方の端子が
電源端子に接続され、他方の端子がノード７に接続され
る抵抗、９は一方の端子がノード７に接続され。
他方の端子がアースに接続されるコンデンサ、１０は入
力部が７−ド７に接続され、出力部が出力端子１１に接
続され、しきい値電圧Ｖテｈｚをもつインバータである
。
力部が７−ド７に接続され、出力部が出力端子１１に接
続され、しきい値電圧Ｖテｈｚをもつインバータである
。
次に上記構成による半導体回路の動作について説明する
。まず、電源投入後、電源端子２に印加された電源電圧
が第２図の％ＡＩで示すように徐々に上昇すると、コン
デンサ４によって遅延されたノード３の電圧も第２図の
町１ で示すように、徐々に上昇する。そしてこのノー
ド３の電圧がインバータ５のしきい値電圧Ｖｔｈｔに達
すると、それまで導通状態であったＮ−Ｍｏ５ト＝ンジ
スタ６が遮断状態になシ、ノード１の電圧が第２図の％
Ｃｌで示すように徐々に上昇を始める。そして、この
ノードＴの電圧がインバータ１０のしきい値電圧Ｖｔ１
１２に達すると、出力端子１１は第３図のｔＢＩに示す
ように、ハイレベルからローレベルに反転する。したが
って、この出力端子１１からローレベルのリセット信号
を出力することができる。
。まず、電源投入後、電源端子２に印加された電源電圧
が第２図の％ＡＩで示すように徐々に上昇すると、コン
デンサ４によって遅延されたノード３の電圧も第２図の
町１ で示すように、徐々に上昇する。そしてこのノー
ド３の電圧がインバータ５のしきい値電圧Ｖｔｈｔに達
すると、それまで導通状態であったＮ−Ｍｏ５ト＝ンジ
スタ６が遮断状態になシ、ノード１の電圧が第２図の％
Ｃｌで示すように徐々に上昇を始める。そして、この
ノードＴの電圧がインバータ１０のしきい値電圧Ｖｔ１
１２に達すると、出力端子１１は第３図のｔＢＩに示す
ように、ハイレベルからローレベルに反転する。したが
って、この出力端子１１からローレベルのリセット信号
を出力することができる。
しかしながら、従来の半導体回路では電源投入後に、電
源電圧が徐々にゆつくシ上昇する場合には容量の大きい
コンデンサを２個使用する必要があるため、半導体チッ
プ表面上で非常に大きな面積を必要とする欠点があった
。
源電圧が徐々にゆつくシ上昇する場合には容量の大きい
コンデンサを２個使用する必要があるため、半導体チッ
プ表面上で非常に大きな面積を必要とする欠点があった
。
したがって、この発明の目的はコンデンサの数を少なく
して、半導体チップ表面上で占める面積を少なくするこ
とができる半導体回路を提供するものである。
して、半導体チップ表面上で占める面積を少なくするこ
とができる半導体回路を提供するものである。
このような目的を達成するため、この発明は２つの抵抗
が直列に接続され、その一方の端子が電源端子に接続さ
れ、他方の端子が接地された抵抗直列体と、抵抗とコン
デンサとが直列に接続され。
が直列に接続され、その一方の端子が電源端子に接続さ
れ、他方の端子が接地された抵抗直列体と、抵抗とコン
デンサとが直列に接続され。
抵抗や他方の端子が電源端子に接続された抵抗コンデン
サ直列体と、ドレイン部がコンデンサの他方の端子およ
び抵抗直列体のノードに接続され。
サ直列体と、ドレイン部がコンデンサの他方の端子およ
び抵抗直列体のノードに接続され。
ソース部が接地され、ゲート部が電源端子に接続され九
Ｎ−ＭＯ８）ランジスタと、入力部が抵抗コンデンサ直
列体のノードに接続され、出力部が出力端子に接続され
たインバータとを備えるものでオシ、以下実施例を用い
て詳細に説明する。
Ｎ−ＭＯ８）ランジスタと、入力部が抵抗コンデンサ直
列体のノードに接続され、出力部が出力端子に接続され
たインバータとを備えるものでオシ、以下実施例を用い
て詳細に説明する。
第４図はこの発明に係る半導体回路の一実施例を示す回
路図である。同図において、１２は一方の端子がノード
３に接続され、他方の端子がアースに接続された抵抗、
１３は一方の端子がノード７に接続され、他方の端子が
ノード３に接続されたコンデンサ、１４紘ドレイン部が
ノード３ｖｃ接続され、ソース部が接地され、ゲート部
が電源端子２に接続され、しきい値電圧Ｖｔｈｓをもり
Ｎ −ＭＯＳ ）ランジスタ、１５は入力部がノードＴ
に接続され、出力部が出力端子１１に接続され、しきい
値電圧ｖ！ｈ４（ただし； Ｖｔｈａ ＞Ｖ？ｈｓ）を
もつインバータである。
路図である。同図において、１２は一方の端子がノード
３に接続され、他方の端子がアースに接続された抵抗、
１３は一方の端子がノード７に接続され、他方の端子が
ノード３に接続されたコンデンサ、１４紘ドレイン部が
ノード３ｖｃ接続され、ソース部が接地され、ゲート部
が電源端子２に接続され、しきい値電圧Ｖｔｈｓをもり
Ｎ −ＭＯＳ ）ランジスタ、１５は入力部がノードＴ
に接続され、出力部が出力端子１１に接続され、しきい
値電圧ｖ！ｈ４（ただし； Ｖｔｈａ ＞Ｖ？ｈｓ）を
もつインバータである。
なお、上記抵抗１および抵抗１２によシ抵抗直列体を構
成する。また、上記抵抗８およびコンデンサ１３により
抵抗コンデンサ直列体を構成する。
成する。また、上記抵抗８およびコンデンサ１３により
抵抗コンデンサ直列体を構成する。
次に上記構成による半導体回路の動作について説明する
。まず、電源投入後、電源端子２に印加された電源電圧
は第５図の％ Ｂ ｌに示すように徐々に上昇すると、
抵抗１と抵抗１２の抵抗比で分割されたノード３の電圧
も第５図のＳ ｐ Ｉで示すように、徐々に上昇してゆ
く。また、コンデンサ１３も徐々に充電されていくので
、ノード７の電圧は第５図の１Ｇ１′で示すようにノー
ド３の電圧よシ少し高い電圧で上昇してゆく。そして、
電源端子２に印加する電源電圧がＮ−ＭＯＳ）ランジス
タ１４のしきい値電圧Ｖｔｈｓよシ高くなルト、コのＮ
−ＭＯＳ）ランジスタ１４は速断状態から導通状態に変
わる。このため、ノード３の電圧は一気にＯｖまで落ち
る一方、ノード７の電圧もコンデンサ１３にそのときま
で充電された電圧の値に落ちる。しかし、コンデンサ１
３は充分に充電されていないので、ノード７の電圧伏ま
た徐々に、第５図の％Ｇ、Ｉに示すように上昇してゆき
、インバータ１５のしきい値電圧Ｖｔｈ４ （ただしＶ
ｔｈｎ ＞Ｖｔｈ３）に達すると、出力端子１１は第６
図のｔＢＩ で示すようにハイレベルからローレベルに
反転する。したがって、出力端子１１からローレベルの
リセット信号を出力することができる。
。まず、電源投入後、電源端子２に印加された電源電圧
は第５図の％ Ｂ ｌに示すように徐々に上昇すると、
抵抗１と抵抗１２の抵抗比で分割されたノード３の電圧
も第５図のＳ ｐ Ｉで示すように、徐々に上昇してゆ
く。また、コンデンサ１３も徐々に充電されていくので
、ノード７の電圧は第５図の１Ｇ１′で示すようにノー
ド３の電圧よシ少し高い電圧で上昇してゆく。そして、
電源端子２に印加する電源電圧がＮ−ＭＯＳ）ランジス
タ１４のしきい値電圧Ｖｔｈｓよシ高くなルト、コのＮ
−ＭＯＳ）ランジスタ１４は速断状態から導通状態に変
わる。このため、ノード３の電圧は一気にＯｖまで落ち
る一方、ノード７の電圧もコンデンサ１３にそのときま
で充電された電圧の値に落ちる。しかし、コンデンサ１
３は充分に充電されていないので、ノード７の電圧伏ま
た徐々に、第５図の％Ｇ、Ｉに示すように上昇してゆき
、インバータ１５のしきい値電圧Ｖｔｈ４ （ただしＶ
ｔｈｎ ＞Ｖｔｈ３）に達すると、出力端子１１は第６
図のｔＢＩ で示すようにハイレベルからローレベルに
反転する。したがって、出力端子１１からローレベルの
リセット信号を出力することができる。
なお、上述の実施例では抵抗１，８および１２を用いた
が、これに限定せず、デプレッション形トランジスタの
グー・ト部をソース部に接続した本のを用いてもよいこ
とはもちろんである。
が、これに限定せず、デプレッション形トランジスタの
グー・ト部をソース部に接続した本のを用いてもよいこ
とはもちろんである。
以上詳細に説明したように、この発明に係る半導体回路
によればコンデンサを１個で構成できるため、半導体テ
ップ表面上におりる回路の占める面積を少なくすること
ができるなどの効果がある。
によればコンデンサを１個で構成できるため、半導体テ
ップ表面上におりる回路の占める面積を少なくすること
ができるなどの効果がある。
第１図は従来の半導体回路を示す回路図、第２図および
第３図は第１図の各部の波形を示す図、第４図はこの発
明に係る半導体回路の一実施例を示す回路図、第５図お
よび第６図は第４図の各部の波形を示す図である。 １・・・・抵抗、２・・・・電源端子、３・・・・ノー
ド、４・・・参コンデンサ、５・・・・インバータ、６
・−・・Ｎ−ＭＯＳ）＞ンジスタ、７・・・自ノード、
９・・・・コンデンサ、１０・・・・インバータ、１１
・Φ・・出力端子、１２・・・・抵抗、１３・・・・コ
ンデンサ、１４・拳・−Ｎ−ＭＯＳ）ランジスタ、１５
・Ｓ脅・インバータ。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 １ 第４図 第５図 シローーー 第６図 １ 手続補正書（自発） １．事件の表示 特願昭５８−２１５３４３号２、発明
の名称 半導体回路 ３、補正をする者 代表者片山仁へ部 明細書の発明の詳細な説明の欄 ６、補正の内容 を「電源端子２に印加された電源電圧が充分安定したの
ち、この出力端子１１から」と補正する。 （２）同書第６頁第１１行の１出力端子１１から」を「
電源端子２に印加された電源電圧が充分安定したのち、
出力端子１１から」と補正する。 以上
第３図は第１図の各部の波形を示す図、第４図はこの発
明に係る半導体回路の一実施例を示す回路図、第５図お
よび第６図は第４図の各部の波形を示す図である。 １・・・・抵抗、２・・・・電源端子、３・・・・ノー
ド、４・・・参コンデンサ、５・・・・インバータ、６
・−・・Ｎ−ＭＯＳ）＞ンジスタ、７・・・自ノード、
９・・・・コンデンサ、１０・・・・インバータ、１１
・Φ・・出力端子、１２・・・・抵抗、１３・・・・コ
ンデンサ、１４・拳・−Ｎ−ＭＯＳ）ランジスタ、１５
・Ｓ脅・インバータ。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 １ 第４図 第５図 シローーー 第６図 １ 手続補正書（自発） １．事件の表示 特願昭５８−２１５３４３号２、発明
の名称 半導体回路 ３、補正をする者 代表者片山仁へ部 明細書の発明の詳細な説明の欄 ６、補正の内容 を「電源端子２に印加された電源電圧が充分安定したの
ち、この出力端子１１から」と補正する。 （２）同書第６頁第１１行の１出力端子１１から」を「
電源端子２に印加された電源電圧が充分安定したのち、
出力端子１１から」と補正する。 以上
Claims (1)
- ２つの抵抗が直列に接続され、その一方の端子が電源端
子に接続され、他方の端子が接地された抵抗直列体と、
抵抗とコンデンサとが直列に接続され、抵抗の他方の端
子が電源端子に接続された抵抗コンデンサ直列体と、ド
レイン部がコンデンサの他方の端子および抵抗直列体の
ノードに接続され、ソース部が接地され、ゲート部が電
源端子に接続されたＮ−ＭＯＳ）ランジスタと、入力部
が抵抗コンデンサ直列体のノートに接続され、出力部が
出力端子に接続されたインバータとを備えたことを特徴
とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58215343A JPS60106220A (ja) | 1983-11-14 | 1983-11-14 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58215343A JPS60106220A (ja) | 1983-11-14 | 1983-11-14 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60106220A true JPS60106220A (ja) | 1985-06-11 |
| JPH0234527B2 JPH0234527B2 (ja) | 1990-08-03 |
Family
ID=16670728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58215343A Granted JPS60106220A (ja) | 1983-11-14 | 1983-11-14 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296518A (ja) * | 1987-05-28 | 1988-12-02 | Fujitsu Ltd | マイクロプロセッサのリセット回路 |
| JP2017208636A (ja) * | 2016-05-17 | 2017-11-24 | 新日本無線株式会社 | パワーオンリセット回路 |
-
1983
- 1983-11-14 JP JP58215343A patent/JPS60106220A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296518A (ja) * | 1987-05-28 | 1988-12-02 | Fujitsu Ltd | マイクロプロセッサのリセット回路 |
| JP2017208636A (ja) * | 2016-05-17 | 2017-11-24 | 新日本無線株式会社 | パワーオンリセット回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234527B2 (ja) | 1990-08-03 |
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