JPH05299574A - 静電放電から半導体装置を保護する静電放電保護装置 - Google Patents
静電放電から半導体装置を保護する静電放電保護装置Info
- Publication number
- JPH05299574A JPH05299574A JP5013897A JP1389793A JPH05299574A JP H05299574 A JPH05299574 A JP H05299574A JP 5013897 A JP5013897 A JP 5013897A JP 1389793 A JP1389793 A JP 1389793A JP H05299574 A JPH05299574 A JP H05299574A
- Authority
- JP
- Japan
- Prior art keywords
- electrostatic discharge
- internal circuit
- discharge protection
- protection device
- delay stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000003071 parasitic effect Effects 0.000 claims abstract description 33
- 239000000126 substance Substances 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 3
- 230000000903 blocking effect Effects 0.000 abstract 1
- 230000001012 protector Effects 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 13
- 230000005611 electricity Effects 0.000 description 5
- 230000002265 prevention Effects 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 101150034533 ATIC gene Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 静電放電保護装置を備えた半導体装置につい
て、静電放電保護装置における固有の寄生抵抗及び寄生
容量に起因する信号の伝送時間遅れを減少させること。 【構成】 入力信号を内部回路２００に印加するための
入力パッド１１０と、固有の寄生抵抗及び寄生容量から
なる遅延ステージを少なくとも一つ有し、入力パッドと
内部回路を電気的に連結する導電線１００と、入力パッ
ドと遅延ステージとの間で導電線を接地電圧端に接続す
るパンチスルー素子ＴＦＤと、遅延ステージと内部回路
との間に接続された静電放電防止用抵抗Ｒ２とを備えた
構造としている。この結果、信号の時間遅れに影響する
寄生抵抗及び寄生容量を小さくでき、入力信号の時間遅
れが短縮される。
て、静電放電保護装置における固有の寄生抵抗及び寄生
容量に起因する信号の伝送時間遅れを減少させること。 【構成】 入力信号を内部回路２００に印加するための
入力パッド１１０と、固有の寄生抵抗及び寄生容量から
なる遅延ステージを少なくとも一つ有し、入力パッドと
内部回路を電気的に連結する導電線１００と、入力パッ
ドと遅延ステージとの間で導電線を接地電圧端に接続す
るパンチスルー素子ＴＦＤと、遅延ステージと内部回路
との間に接続された静電放電防止用抵抗Ｒ２とを備えた
構造としている。この結果、信号の時間遅れに影響する
寄生抵抗及び寄生容量を小さくでき、入力信号の時間遅
れが短縮される。
Description
【０００１】
【産業上の利用分野】本発明は、静電放電（Electro-St
atic Discharge：ＥＳＤ）現象から半導体装置の内部回
路を保護するための静電放電保護装置に関し、特に信号
伝送における遅延を配慮した静電放電保護装置に関す
る。
atic Discharge：ＥＳＤ）現象から半導体装置の内部回
路を保護するための静電放電保護装置に関し、特に信号
伝送における遅延を配慮した静電放電保護装置に関す
る。
【０００２】
【従来の技術】一般に半導体メモリ装置は、外部から加
わる静電気に対してチップの内部回路を保護するための
装置を備えている。外部からの静電気が外部ピンを通っ
て回路の内部に放電される現象を防ぐため、従来の回路
はチップのパッドに静電放電防止用素子を備えており、
静電気がピンに加わった時の静電放電防止用素子におけ
るパンチスルー現象を利用することによって、静電放電
で生じた高電流を接地側に流すようにしている。静電放
電現象のメカニズムとその対策に関する技術が、IEEE T
RANSACTION ON ELECTRON DEVICES, “Internal Chip ES
D Phenomena Protection Circuit”（ｐｐ．２１３３−
２１３９，Ｖｏｌ．３５，Ｎｏ．１２，ＤＥＣ．１９８
９）に詳細に開示されている。また、韓国特許出願番号
第９１−１１２８号には、パッド、電源電圧及び接地電
圧間の静電放電を抑制する技術が開示されている。その
内容は、フィールド酸化膜で分離されるｎ+ 拡散領域
〔このような構造を有する素子をＴＦＤ（Thick Field
Device）という〕にパッドと接地電圧とを連結し、パッ
ドに静電気又は静電放電によるストレス電圧が加わった
時、ｎ+ 拡散領域におけるパンチスルー現象を主に利用
することによって静電気によって生じた電流を接地側に
放電させるようにしたものである。
わる静電気に対してチップの内部回路を保護するための
装置を備えている。外部からの静電気が外部ピンを通っ
て回路の内部に放電される現象を防ぐため、従来の回路
はチップのパッドに静電放電防止用素子を備えており、
静電気がピンに加わった時の静電放電防止用素子におけ
るパンチスルー現象を利用することによって、静電放電
で生じた高電流を接地側に流すようにしている。静電放
電現象のメカニズムとその対策に関する技術が、IEEE T
RANSACTION ON ELECTRON DEVICES, “Internal Chip ES
D Phenomena Protection Circuit”（ｐｐ．２１３３−
２１３９，Ｖｏｌ．３５，Ｎｏ．１２，ＤＥＣ．１９８
９）に詳細に開示されている。また、韓国特許出願番号
第９１−１１２８号には、パッド、電源電圧及び接地電
圧間の静電放電を抑制する技術が開示されている。その
内容は、フィールド酸化膜で分離されるｎ+ 拡散領域
〔このような構造を有する素子をＴＦＤ（Thick Field
Device）という〕にパッドと接地電圧とを連結し、パッ
ドに静電気又は静電放電によるストレス電圧が加わった
時、ｎ+ 拡散領域におけるパンチスルー現象を主に利用
することによって静電気によって生じた電流を接地側に
放電させるようにしたものである。
【０００３】図２は、上記したような従来の基本的な静
電放電保護装置の等価回路図である。金属線１０はパッ
ド１と内部回路２０を連結しており、その金属線１０と
接地電圧Ｖｓｓの間には静電放電防止用素子ＴＦＤとク
ランプ手段用のＭＯＳダイオードＴ１が並列に接続され
ている。金属線１０にＴＦＤを連結するノード１１と、
金属線１０にＭＯＳダイオードＴ１を連結するノード１
２との間には、ｎ＋拡散領域からなる抵抗Ｒ１を設けて
いる。この抵抗Ｒ１は静電放電防止用の高抵抗であり、
チップの内部回路２０内にあるＭＯＳトランジスタのゲ
ート酸化膜、例えば、ＮＭＯＳトランジスタＮ１のゲー
ト酸化膜２１を静電放電による過電圧から保護すると共
にダイオードＴ１を保護するためのものである。パッド
１に静電放電によるストレス電圧（通常のテスト時に
は、約３０００Ｖのストレス電圧を印加する）が印加さ
れると静電放電防止用素子ＴＦＤが作動して瞬間的に過
電流が接地側へ放流され、さらに抵抗Ｒ１によって過電
圧が低く抑えられて内部回路２０に印加される。従来の
静電放電保護装置は、静電放電によるストレス電圧をこ
のようにして抑えることによって内部回路２０に影響が
及ばないようにしている。
電放電保護装置の等価回路図である。金属線１０はパッ
ド１と内部回路２０を連結しており、その金属線１０と
接地電圧Ｖｓｓの間には静電放電防止用素子ＴＦＤとク
ランプ手段用のＭＯＳダイオードＴ１が並列に接続され
ている。金属線１０にＴＦＤを連結するノード１１と、
金属線１０にＭＯＳダイオードＴ１を連結するノード１
２との間には、ｎ＋拡散領域からなる抵抗Ｒ１を設けて
いる。この抵抗Ｒ１は静電放電防止用の高抵抗であり、
チップの内部回路２０内にあるＭＯＳトランジスタのゲ
ート酸化膜、例えば、ＮＭＯＳトランジスタＮ１のゲー
ト酸化膜２１を静電放電による過電圧から保護すると共
にダイオードＴ１を保護するためのものである。パッド
１に静電放電によるストレス電圧（通常のテスト時に
は、約３０００Ｖのストレス電圧を印加する）が印加さ
れると静電放電防止用素子ＴＦＤが作動して瞬間的に過
電流が接地側へ放流され、さらに抵抗Ｒ１によって過電
圧が低く抑えられて内部回路２０に印加される。従来の
静電放電保護装置は、静電放電によるストレス電圧をこ
のようにして抑えることによって内部回路２０に影響が
及ばないようにしている。
【０００４】しかし、このような従来の静電放電保護装
置においては、ノード１２と内部回路２０との間に存在
する寄生成分が入力信号の伝送に影響を与える。即ち、
金属線１０の寄生抵抗ｒ１、寄生容量Ｃ１、Ｃ２によ
り、ＲＣ時間遅れが入力信号の伝送過程で生じる。この
ＲＣ時間遅れをτ1 とし、これを数式で表すと次のよう
になる。 τ1 ＝Ｒ１・Ｃ１＋（Ｒ１＋ｒ１）・Ｃ２ ＝Ｒ１・（Ｃ１＋Ｃ２）＋ｒ１・Ｃ２ …式１
置においては、ノード１２と内部回路２０との間に存在
する寄生成分が入力信号の伝送に影響を与える。即ち、
金属線１０の寄生抵抗ｒ１、寄生容量Ｃ１、Ｃ２によ
り、ＲＣ時間遅れが入力信号の伝送過程で生じる。この
ＲＣ時間遅れをτ1 とし、これを数式で表すと次のよう
になる。 τ1 ＝Ｒ１・Ｃ１＋（Ｒ１＋ｒ１）・Ｃ２ ＝Ｒ１・（Ｃ１＋Ｃ２）＋ｒ１・Ｃ２ …式１
【０００５】式１において、抵抗Ｒ１、ｒ１、寄生容量
Ｃ１、Ｃ２の値をそれぞれ５００Ω、２００Ω、２ｐ
Ｆ、２ｐＦとすると、ＲＣ時間遅れτ1 の値は、２．４
ｎｓになる。このような時間遅れτ1 は抵抗及び寄生容
量等の値が大きくなるに従って増加し、また金属線１０
の長さが長くなるに従って更に増加する。そして、この
時間遅れτ1 が増加する結果、パッドから入力される信
号の伝送速度が遅くなるという問題が生じることにな
る。即ち、静電放電から半導体装置を保護するという目
的からみると、静電放電による過度のストレス電圧を減
少させるため抵抗等の値を大きくするのが好ましいが、
このことは他方では入力信号の伝送速度が遅くなること
につながるため、この問題に対する対策が必要とされて
いた。
Ｃ１、Ｃ２の値をそれぞれ５００Ω、２００Ω、２ｐ
Ｆ、２ｐＦとすると、ＲＣ時間遅れτ1 の値は、２．４
ｎｓになる。このような時間遅れτ1 は抵抗及び寄生容
量等の値が大きくなるに従って増加し、また金属線１０
の長さが長くなるに従って更に増加する。そして、この
時間遅れτ1 が増加する結果、パッドから入力される信
号の伝送速度が遅くなるという問題が生じることにな
る。即ち、静電放電から半導体装置を保護するという目
的からみると、静電放電による過度のストレス電圧を減
少させるため抵抗等の値を大きくするのが好ましいが、
このことは他方では入力信号の伝送速度が遅くなること
につながるため、この問題に対する対策が必要とされて
いた。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、入力信号の伝送時間遅れを短縮する静電放電保
護装置を提供することにある。
目的は、入力信号の伝送時間遅れを短縮する静電放電保
護装置を提供することにある。
【０００７】本発明の他の目的は、入力信号の伝送時間
遅れを短縮する静電放電保護装置を備える半導体装置を
提供することにある。
遅れを短縮する静電放電保護装置を備える半導体装置を
提供することにある。
【０００８】また、本発明の他の目的は、外部から印加
される静電放電ストレス電圧に対して内部回路のＭＯＳ
トランジスタのゲート酸化膜を保護するための抵抗を備
える静電放電保護装置において、その抵抗による入力信
号の伝送時間遅れを短縮することが可能な静電放電保護
装置を提供することにある。
される静電放電ストレス電圧に対して内部回路のＭＯＳ
トランジスタのゲート酸化膜を保護するための抵抗を備
える静電放電保護装置において、その抵抗による入力信
号の伝送時間遅れを短縮することが可能な静電放電保護
装置を提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明は、静電放電から半導体装置の内部回路
を保護するための回路において、入力信号を内部回路に
印加するための入力パッドと、固有の寄生抵抗及び寄生
容量からなる遅延ステージを少なくとも一つ有し、入力
パッドと内部回路を電気的に連結する導電線と、入力パ
ッドと遅延ステージとの間で導電線を接地電圧端に接続
するパンチスルー素子と、遅延ステージと内部回路との
間に形成された抵抗とを備える静電放電保護装置として
いる。
るために本発明は、静電放電から半導体装置の内部回路
を保護するための回路において、入力信号を内部回路に
印加するための入力パッドと、固有の寄生抵抗及び寄生
容量からなる遅延ステージを少なくとも一つ有し、入力
パッドと内部回路を電気的に連結する導電線と、入力パ
ッドと遅延ステージとの間で導電線を接地電圧端に接続
するパンチスルー素子と、遅延ステージと内部回路との
間に形成された抵抗とを備える静電放電保護装置として
いる。
【００１０】
【実施例】以下、本発明の好適な実施例を図面を参照と
して詳細に説明する。図１は本発明による静電放電保護
装置の回路図である。金属線１００はパッド１１０と内
部回路２００を結ぶ導電線であり、この金属線１００上
にあるノード１０１と接地電圧Ｖｓｓとの間には静電放
電防止用素子ＴＦＤが接続されている。さらに金属線１
００上のノード１０２と接地電圧Ｖｓｓとの間には抵抗
Ｒ２′とＭＯＳダイオードＴ１とが直列に接続されてい
る。抵抗Ｒ２′は、クランプ手段内のＭＯＳダイオード
Ｔ１を静電放電によるストレス電圧から保護するための
ものである。なお、ここでは内部回路２００の一例とし
てＣＭＯＳ集積回路で用いられる一般的なインバータを
例に挙げている。ノード１０２と内部回路２００とを結
ぶ金属線１００には、上記したような図２の従来例と同
様に、寄生抵抗ｒ２、寄生容量Ｃ３、Ｃ４が存在してい
る。そして、内部回路２００の入力端２１０には、静電
放電によるストレス電圧からＭＯＳトランジスタのゲー
ト酸化膜を保護するための抵抗Ｒ２が接続されている。
なお、抵抗Ｒ２′及び抵抗Ｒ２は導電性の物質が拡散さ
れている領域、即ちこの実施例ではｎ+ 拡散領域で形成
されている。
して詳細に説明する。図１は本発明による静電放電保護
装置の回路図である。金属線１００はパッド１１０と内
部回路２００を結ぶ導電線であり、この金属線１００上
にあるノード１０１と接地電圧Ｖｓｓとの間には静電放
電防止用素子ＴＦＤが接続されている。さらに金属線１
００上のノード１０２と接地電圧Ｖｓｓとの間には抵抗
Ｒ２′とＭＯＳダイオードＴ１とが直列に接続されてい
る。抵抗Ｒ２′は、クランプ手段内のＭＯＳダイオード
Ｔ１を静電放電によるストレス電圧から保護するための
ものである。なお、ここでは内部回路２００の一例とし
てＣＭＯＳ集積回路で用いられる一般的なインバータを
例に挙げている。ノード１０２と内部回路２００とを結
ぶ金属線１００には、上記したような図２の従来例と同
様に、寄生抵抗ｒ２、寄生容量Ｃ３、Ｃ４が存在してい
る。そして、内部回路２００の入力端２１０には、静電
放電によるストレス電圧からＭＯＳトランジスタのゲー
ト酸化膜を保護するための抵抗Ｒ２が接続されている。
なお、抵抗Ｒ２′及び抵抗Ｒ２は導電性の物質が拡散さ
れている領域、即ちこの実施例ではｎ+ 拡散領域で形成
されている。
【００１１】抵抗Ｒ２は、静電放電から内部回路２００
を保護するための抵抗である。本発明では、寄生抵抗ｒ
２及び寄生容量Ｃ４からなる遅延ステージと内部回路２
００の入力端２１０との間にこの抵抗Ｒ２が接続されて
いるため、寄生抵抗ｒ２及び寄生容量Ｃ４のみがＲＣ時
間遅れに影響を及ぼすことになる。
を保護するための抵抗である。本発明では、寄生抵抗ｒ
２及び寄生容量Ｃ４からなる遅延ステージと内部回路２
００の入力端２１０との間にこの抵抗Ｒ２が接続されて
いるため、寄生抵抗ｒ２及び寄生容量Ｃ４のみがＲＣ時
間遅れに影響を及ぼすことになる。
【００１２】したがって、この場合における入力信号の
ＲＣ時間遅れをτ2 とすると、τ2は次の式で表され
る。 τ2 ＝ｒ２・Ｃ４ …式２
ＲＣ時間遅れをτ2 とすると、τ2は次の式で表され
る。 τ2 ＝ｒ２・Ｃ４ …式２
【００１３】寄生抵抗ｒ２及び寄生キャパシタンスＣ４
の値がそれぞれ２００Ω及び２ｐＦである場合、本発明
の静電放電保護装置における入力信号のＲＣ時間遅れτ
2 はこの式により０．４ｎｓとなる。これは上記した図
２の従来例におけるＲＣ時間遅れτ1 ＝２．４ｎｓより
２ｎｓが減少したことになる。本発明の実施例では抵抗
Ｒ２及びＲ２′の抵抗値を５００Ωに設定してあるが、
ＲＣ時間遅れτ1 はｒ２、Ｃ４のみによって決まるた
め、内部回路２００のＭＯＳトランジスタのゲート酸化
膜を過電圧から保護する目的で抵抗Ｒ２及びＲ２′の抵
抗値を５００Ωより更に大きく設定してもＲＣ時間遅れ
には全く影響を及ぼさない。
の値がそれぞれ２００Ω及び２ｐＦである場合、本発明
の静電放電保護装置における入力信号のＲＣ時間遅れτ
2 はこの式により０．４ｎｓとなる。これは上記した図
２の従来例におけるＲＣ時間遅れτ1 ＝２．４ｎｓより
２ｎｓが減少したことになる。本発明の実施例では抵抗
Ｒ２及びＲ２′の抵抗値を５００Ωに設定してあるが、
ＲＣ時間遅れτ1 はｒ２、Ｃ４のみによって決まるた
め、内部回路２００のＭＯＳトランジスタのゲート酸化
膜を過電圧から保護する目的で抵抗Ｒ２及びＲ２′の抵
抗値を５００Ωより更に大きく設定してもＲＣ時間遅れ
には全く影響を及ぼさない。
【００１４】結果として、本発明に係る静電放電保護装
置におけるＲＣ時間遅れは、入力パッド１１０と内部回
路２００とを連結する金属線１００に物性的に存在する
寄生抵抗と寄生容量の値のみによって決まることにな
る。なお、寄生抵抗の値は金属線１００の長さに比例す
ることは勿論である。
置におけるＲＣ時間遅れは、入力パッド１１０と内部回
路２００とを連結する金属線１００に物性的に存在する
寄生抵抗と寄生容量の値のみによって決まることにな
る。なお、寄生抵抗の値は金属線１００の長さに比例す
ることは勿論である。
【００１５】
【発明の効果】本発明による静電放電保護装置は、上記
したように、入力信号の時間遅れに影響を及ぼさない位
置に静電放電防止用の抵抗を設けているため、入力信号
の時間遅れが短縮されるという効果がある。
したように、入力信号の時間遅れに影響を及ぼさない位
置に静電放電防止用の抵抗を設けているため、入力信号
の時間遅れが短縮されるという効果がある。
【図１】本発明による静電放電保護装置の等価回路図。
【図２】従来の静電放電保護装置の等価回路図。
１００ 金属線 １１０ 入力パッド ２００ 内部回路 ２１０ 入力端 Ｃ３ 寄生容量 Ｃ４ 寄生容量 Ｒ２ 抵抗 Ｒ２′抵抗 ｒ２ 寄生抵抗 Ｔ１ ＭＯＳダイオード
Claims (10)
- 【請求項１】 静電放電から半導体装置の内部回路を保
護するための静電放電保護装置において、 入力信号を内部回路に印加するための入力パッドと、固
有の寄生抵抗及び寄生容量からなる遅延ステージを少な
くとも一つ有し、入力パッドと内部回路とを電気的に連
結する導電線と、入力パッドと遅延ステージとの間で導
電線を接地電圧端に接続するパンチスルー素子と、遅延
ステージと内部回路との間に接続された抵抗とを備える
ことを特徴とする静電放電保護装置。 - 【請求項２】 内部回路内にあるＭＯＳトランジスタの
ゲートに抵抗が接続されている請求項１記載の静電放電
保護装置。 - 【請求項３】 抵抗が、導電性の物質が拡散されている
領域からなる請求項２記載の静電放電保護装置。 - 【請求項４】 入力パッドと遅延ステージとの間に導電
線を接地電圧端に接続するために、他の抵抗とクランプ
手段が縦続接続されている請求項１記載の静電放電保護
装置。 - 【請求項５】 静電放電から半導体装置の内部回路を保
護するための静電放電保護装置において、 入力信号を内部回路に印加するための入力パッドと、入
力パッドと内部回路とを電気的に連結し、固有の寄生抵
抗及び寄生容量からなる遅延ステージを少なくとも一つ
有する導電線と、入力パッドと遅延ステージとの間で導
電線を接地電圧端に接続するパンチスルー素子と、遅延
ステージと内部回路との間に接続された抵抗とを備える
と共に、入力パッドと遅延ステージとの間に導電線を接
地電圧端に接続するために、他の抵抗とクランプ手段が
縦続接続されていることを特徴とする静電放電保護装
置。 - 【請求項６】 内部回路内にあるＭＯＳトランジスタの
ゲートに抵抗が接続されている請求項５記載の静電放電
保護装置。 - 【請求項７】 抵抗が、導電性の物質が拡散されている
領域からなる請求項６記載の静電放電保護装置。 - 【請求項８】 半導体装置において、 入力パッド及び内部回路と、入力パッドと内部回路とを
電気的に連結し、固有の寄生抵抗及び寄生容量からなる
遅延ステージを少なくとも一つ有する導電線と、入力パ
ッドと遅延ステージとの間で導電線を接地電圧端に接続
するパンチスルー素子と、遅延ステージと内部回路との
間に接続された抵抗とを備えると共に、入力パッドと遅
延ステージとの間に導電線を接地電圧端に接続するため
に、他の抵抗とクランプ手段が縦続接続されていること
を特徴とする半導体装置。 - 【請求項９】 内部回路内にあるＭＯＳトランジスタの
ゲートに抵抗が接続されている請求項８記載の半導体装
置。 - 【請求項１０】 抵抗が、導電性の物質が拡散されてい
る領域からなる請求項９記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P5352 | 1992-03-31 | ||
| KR1019920005352A KR950007572B1 (ko) | 1992-03-31 | 1992-03-31 | Esd 보호장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299574A true JPH05299574A (ja) | 1993-11-12 |
Family
ID=19331165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5013897A Pending JPH05299574A (ja) | 1992-03-31 | 1993-01-29 | 静電放電から半導体装置を保護する静電放電保護装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5430602A (ja) |
| EP (1) | EP0564076B1 (ja) |
| JP (1) | JPH05299574A (ja) |
| KR (1) | KR950007572B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852317A (en) * | 1995-03-31 | 1998-12-22 | National Semiconductor Corporation | Method to reduce gate oxide damage due to non-uniform plasmas in read only memory arrays |
| JPH11103021A (ja) * | 1997-09-26 | 1999-04-13 | Seiko Instruments Inc | 保護回路および保護回路を用いた電子回路 |
| US6002567A (en) * | 1997-10-17 | 1999-12-14 | Lsi Logic Corporation | ESD protection for high voltage level input for analog application |
| US6725439B1 (en) | 1998-01-29 | 2004-04-20 | International Business Machines Corporation | Method of automated design and checking for ESD robustness |
| US6069782A (en) * | 1998-08-26 | 2000-05-30 | Integrated Device Technology, Inc. | ESD damage protection using a clamp circuit |
| US20020060343A1 (en) * | 1999-03-19 | 2002-05-23 | Robert J. Gauthier | Diffusion resistor/capacitor (drc) non-aligned mosfet structure |
| TW445627B (en) * | 1999-10-04 | 2001-07-11 | Winbond Electronics Corp | Electrostatic discharge buffer apparatus |
| US6400204B1 (en) * | 2000-07-26 | 2002-06-04 | Agere Systems Guardian Corp. | Input stage ESD protection for an integrated circuit |
| US6678133B2 (en) * | 2001-03-09 | 2004-01-13 | Micron Technology, Inc. | Electrostatic discharge protection with input impedance |
| JP3608199B2 (ja) * | 2001-10-30 | 2005-01-05 | ローム株式会社 | Ｉｃ間のインターフェースシステム、及びｉｃ |
| KR100482370B1 (ko) * | 2002-09-27 | 2005-04-13 | 삼성전자주식회사 | 게이트 산화막의 두께가 다른 반도체장치 |
| US7787224B2 (en) * | 2003-06-30 | 2010-08-31 | Nxp B.V. | Protection circuit for an integrated circuit device |
| DE602005012817D1 (de) * | 2004-09-30 | 2009-04-02 | Huawei Tech Co Ltd | Verfahren system zur realisierung von kommunikation |
| US7453676B2 (en) * | 2005-11-16 | 2008-11-18 | Huh Yoon J | RC-triggered ESD power clamp circuit and method for providing ESD protection |
| US7760477B1 (en) * | 2006-10-06 | 2010-07-20 | Altera Corporation | CDM performance of high speed CLK inputs |
| US7978448B2 (en) * | 2007-08-20 | 2011-07-12 | Microchip Technology Incorporated | Hybrid circuit for circuit protection and switching |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152160A (en) * | 1981-03-13 | 1982-09-20 | Mitsubishi Electric Corp | Protective circuit for input |
| JPS63186474A (ja) * | 1987-01-28 | 1988-08-02 | Mitsubishi Electric Corp | 半導体装置の入力保護装置 |
| JPH02294075A (ja) * | 1989-05-08 | 1990-12-05 | Matsushita Electron Corp | 半導体保護装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1209271A (en) * | 1967-02-27 | 1970-10-21 | Hitachi Ltd | Improvements in semiconductor devices |
| EP0106417B1 (en) * | 1982-10-20 | 1988-12-28 | Koninklijke Philips Electronics N.V. | Integrated circuit comprising an input protection device |
| US4745450A (en) * | 1984-03-02 | 1988-05-17 | Zilog, Inc. | Integrated circuit high voltage protection |
| JPH0691196B2 (ja) * | 1984-07-25 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
| JPS6271275A (ja) * | 1985-09-25 | 1987-04-01 | Toshiba Corp | 半導体集積回路 |
| JPH0695545B2 (ja) * | 1988-01-07 | 1994-11-24 | 株式会社東芝 | 半導体集積回路 |
| JP2626229B2 (ja) * | 1989-10-12 | 1997-07-02 | 日本電気株式会社 | 半導体入力保護装置 |
-
1992
- 1992-03-31 KR KR1019920005352A patent/KR950007572B1/ko not_active IP Right Cessation
-
1993
- 1993-01-29 JP JP5013897A patent/JPH05299574A/ja active Pending
- 1993-02-04 EP EP93300848A patent/EP0564076B1/en not_active Expired - Lifetime
- 1993-03-31 US US08/041,224 patent/US5430602A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152160A (en) * | 1981-03-13 | 1982-09-20 | Mitsubishi Electric Corp | Protective circuit for input |
| JPS63186474A (ja) * | 1987-01-28 | 1988-08-02 | Mitsubishi Electric Corp | 半導体装置の入力保護装置 |
| JPH02294075A (ja) * | 1989-05-08 | 1990-12-05 | Matsushita Electron Corp | 半導体保護装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020660A (ko) | 1993-10-20 |
| KR950007572B1 (ko) | 1995-07-12 |
| EP0564076A1 (en) | 1993-10-06 |
| EP0564076B1 (en) | 2002-05-22 |
| US5430602A (en) | 1995-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05299574A (ja) | 静電放電から半導体装置を保護する静電放電保護装置 | |
| US7224560B2 (en) | Destructive electrical transient protection | |
| US5880917A (en) | Well resistor for ESD protection of CMOS circuits | |
| US5208719A (en) | Output pad electrostatic discharge protection circuit for mos devices | |
| US6028465A (en) | ESD protection circuits | |
| US6967826B2 (en) | Electrostatic discharge protection with input impedance | |
| JP4723505B2 (ja) | アクティブ保護回路装置 | |
| US8035937B2 (en) | Electrostatic discharge circuit | |
| JP2636773B2 (ja) | 半導体集積回路装置 | |
| US5521415A (en) | Semiconductor device having a circuit for protecting the device from electrostatic discharge | |
| KR20060135225A (ko) | 반도체 회로의 정전기 보호용 전원 클램프 회로 | |
| US4962320A (en) | Input protection circuit for MOS device | |
| JPS6014460A (ja) | 半導体集積回路 | |
| JPH08275375A (ja) | 静電放電保護回路およびこれを備えた集積回路装置 | |
| JPH05335493A (ja) | 入力保護回路 | |
| JPH0379120A (ja) | 入力保護回路 | |
| KR100205099B1 (ko) | 반도체 메모리 장치의 데이타 출력회로 및 그 출력방법 | |
| KR100327439B1 (ko) | 정전기 보호회로 | |
| KR20000003590A (ko) | Esd소자가 구비된 반도체장치 | |
| JPH04213869A (ja) | 集積回路の端子保護用回路装置 | |
| JP3006627B2 (ja) | 過電圧保護回路 | |
| KR100323452B1 (ko) | 전자기효과 방지회로 | |
| KR100193452B1 (ko) | 반도체 메모리 장치의 데이타 출력회로 및 그 출력방법 | |
| JPS58141567A (ja) | 半導体集積回路の入力保護装置 | |
| KR960002096B1 (ko) | 정전 방전 보호 기능을 가지는 반도체 장치 |