JPS58141567A - 半導体集積回路の入力保護装置 - Google Patents
半導体集積回路の入力保護装置Info
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- JPS58141567A JPS58141567A JP57024008A JP2400882A JPS58141567A JP S58141567 A JPS58141567 A JP S58141567A JP 57024008 A JP57024008 A JP 57024008A JP 2400882 A JP2400882 A JP 2400882A JP S58141567 A JPS58141567 A JP S58141567A
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- 230000001681 protective effect Effects 0.000 title abstract 6
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- 229920005591 polysilicon Polymers 0.000 claims description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路の入力保護装置に関する。
抵抗素子と容量素子で構成きれた従来の入力保護装置は
、その回路時定数が該入力保護装置のゲート保蹟耐圧及
び信号遅延時間と相関関係があシ時定数が大きくなると
ゲート保瑣耐圧及び信号遅延時間も大きくなる。しかし
イぼ最遅延時間に関［２ては今まで問題を起こすことは
なかった。その為入力保護装置は、ゲート保膿劇圧のみ
を考慮すれば良かった。しかし、近年の高速度半導体集
積回路装置の出現に伴って、上述した入力保護装置内で
発生する信号遅延時間に対する配慮が必要となってきて
いる。例えば、アドレス信号電圧の立ち上シ時間で、性
能が決まる鍋速度牛碑体ｉ［ｉ憶回路装置では、ことさ
ら重要な問題となる。
、その回路時定数が該入力保護装置のゲート保蹟耐圧及
び信号遅延時間と相関関係があシ時定数が大きくなると
ゲート保瑣耐圧及び信号遅延時間も大きくなる。しかし
イぼ最遅延時間に関［２ては今まで問題を起こすことは
なかった。その為入力保護装置は、ゲート保膿劇圧のみ
を考慮すれば良かった。しかし、近年の高速度半導体集
積回路装置の出現に伴って、上述した入力保護装置内で
発生する信号遅延時間に対する配慮が必要となってきて
いる。例えば、アドレス信号電圧の立ち上シ時間で、性
能が決まる鍋速度牛碑体ｉ［ｉ憶回路装置では、ことさ
ら重要な問題となる。
この発明は、従来の入力保護装置と同等のゲート株数耐
圧又は、それ以上の耐圧を有し更に、入力保護装置内で
の信号遅延時間を従来よシ小さくした高速度半導体装Ｗ
を実現することを目的としている。
圧又は、それ以上の耐圧を有し更に、入力保護装置内で
の信号遅延時間を従来よシ小さくした高速度半導体装Ｗ
を実現することを目的としている。
この発明によれば従来の入力保護装置の時定数よりも小
さな時定数ケもった複数個の入力保護装置が人力用ポン
ディングパッドに並列接続され更に、少なくとも１つの
入力保護装置の出力端から入力用ゲートへ通じた構造の
入力保護装置が得られる。
さな時定数ケもった複数個の入力保護装置が人力用ポン
ディングパッドに並列接続され更に、少なくとも１つの
入力保護装置の出力端から入力用ゲートへ通じた構造の
入力保護装置が得られる。
この発明を抵抗素子にへ型不純物を含むポリシリコンを
、容量素子にはＮ型不純物を含む拡散層から構成された
入力保護装置について従来の構造と比較しながら図面を
用いて鰭、明する。
、容量素子にはＮ型不純物を含む拡散層から構成された
入力保護装置について従来の構造と比較しながら図面を
用いて鰭、明する。
第１図（ａ）は、従来から実施されてきた入力保護装置
：の回路図で第１図０））が第１図（ａ）のマスクパタ
ーン図である。第１図（ａ）及び（ｂ）において、入力
用ポンディングパッド１１は、Ｎ型不純物を含むポリシ
リコンからなる抵抗素子１２の一端とオーミック接続さ
れている。又、上記抵抗素子１２の他端側は、Ｎ型不純
物を含む拡散層からなる容量素子１３とオーミック接続
され史に、トランジスタ１４の入力ゲートへと通じてい
る。この様に抵抗素子１２と容量素子１３とからなる構
成された従来の構造の入力保護装置Ｉｔ１５は本来の目
的であるゲート保護の他に（ｉ号遅延回路としての作）
４］もある。ゲート保麹向・］圧の向上は、抵抗素子１
２の抵抗値と容量素子１３の容量値いわゆる入力保護装
置１５の時定数に関係するが、時定数が大きくなってい
ることにより、信号遅延時間が増大して、回路の高速度
化が実現不可能になってし址い、入力信号の遅延時間が
問題となる半導体錘積回路装置にとっては致命的である
。その為、ゲート保＾耐圧の規格全十分満足し、更に、
（ロ）路の高速度化が実現出来る入力保−装ｍを考案す
ることが急務と力っている。本発明は上記の要求を特別
なパターンや製造工程を設けることなしにしかも、パタ
ーン面積も従来とほとんど変ることなく実現できるもの
である。
：の回路図で第１図０））が第１図（ａ）のマスクパタ
ーン図である。第１図（ａ）及び（ｂ）において、入力
用ポンディングパッド１１は、Ｎ型不純物を含むポリシ
リコンからなる抵抗素子１２の一端とオーミック接続さ
れている。又、上記抵抗素子１２の他端側は、Ｎ型不純
物を含む拡散層からなる容量素子１３とオーミック接続
され史に、トランジスタ１４の入力ゲートへと通じてい
る。この様に抵抗素子１２と容量素子１３とからなる構
成された従来の構造の入力保護装置Ｉｔ１５は本来の目
的であるゲート保護の他に（ｉ号遅延回路としての作）
４］もある。ゲート保麹向・］圧の向上は、抵抗素子１
２の抵抗値と容量素子１３の容量値いわゆる入力保護装
置１５の時定数に関係するが、時定数が大きくなってい
ることにより、信号遅延時間が増大して、回路の高速度
化が実現不可能になってし址い、入力信号の遅延時間が
問題となる半導体錘積回路装置にとっては致命的である
。その為、ゲート保＾耐圧の規格全十分満足し、更に、
（ロ）路の高速度化が実現出来る入力保−装ｍを考案す
ることが急務と力っている。本発明は上記の要求を特別
なパターンや製造工程を設けることなしにしかも、パタ
ーン面積も従来とほとんど変ることなく実現できるもの
である。
第２図（ａ）は本発明を適用した入力保護装置の実施例
の回路図で第２図（ｂ）は第２図（ａ）のマスクパター
ン図である。第２図（ａ）、 （ｂ）において、入力用
ポンディングパッド２１はＮ型不純物を含んだ２つのポ
リシリコン抵抗素子２２．２３の一端とオーミック接続
され、又該ポリシリコン抵抗素子２２゜２３の他端は、
Ｎ型拡散層から々る容量素子２４゜２５へとそれぞれ接
続される。更に該抵抗素子２２と該容量素子２４との接
続点はトランジスタ２４の入力ゲートへと通じている。
の回路図で第２図（ｂ）は第２図（ａ）のマスクパター
ン図である。第２図（ａ）、 （ｂ）において、入力用
ポンディングパッド２１はＮ型不純物を含んだ２つのポ
リシリコン抵抗素子２２．２３の一端とオーミック接続
され、又該ポリシリコン抵抗素子２２゜２３の他端は、
Ｎ型拡散層から々る容量素子２４゜２５へとそれぞれ接
続される。更に該抵抗素子２２と該容量素子２４との接
続点はトランジスタ２４の入力ゲートへと通じている。
これは、いわゆる抵わｉ、素子２２．谷旙素子２４とか
ら構成される入力保護装置２６と込抗索イ２３．容倉素
子２５とから構成される入力保護装置２７とが、ボンテ
ィングパッド２１側からみた場曾並列接続されているこ
とになる。ここで、谷Ｊｇｔ′素子２４の谷証値は容量
素子２５の容量値よりも小さバし更に従来用いられてい
る容量値よシも小さくする。容量素子２４の谷を値を小
さくしだ分ゲート保映耐圧は、低下′ｊ−るがこの低下
分を８ｔＩＡ子２５で保慣している。このような方法に
より、靜竜気等による高電圧がボンディングパット２１
に印加された場合、その放′ｆｔ電流の多く ｔ、Ｊ：
入力保護装置２７内に流れる為に、トランジスタ２４の
ゲートは保−される。
ら構成される入力保護装置２６と込抗索イ２３．容倉素
子２５とから構成される入力保護装置２７とが、ボンテ
ィングパッド２１側からみた場曾並列接続されているこ
とになる。ここで、谷Ｊｇｔ′素子２４の谷証値は容量
素子２５の容量値よりも小さバし更に従来用いられてい
る容量値よシも小さくする。容量素子２４の谷を値を小
さくしだ分ゲート保映耐圧は、低下′ｊ−るがこの低下
分を８ｔＩＡ子２５で保慣している。このような方法に
より、靜竜気等による高電圧がボンディングパット２１
に印加された場合、その放′ｆｔ電流の多く ｔ、Ｊ：
入力保護装置２７内に流れる為に、トランジスタ２４の
ゲートは保−される。
又、ポンディングパッド２１に回路動作に供する一５＝
面速度な入力信号電圧が印加された場合は、容量素子２
４の容量値が従来のそれに比べ、小さく衣っている為ポ
ンディングパッド２１から、トランジスタ２４のゲート
へ達する迄の信号遅延時間が少なくなる。
４の容量値が従来のそれに比べ、小さく衣っている為ポ
ンディングパッド２１から、トランジスタ２４のゲート
へ達する迄の信号遅延時間が少なくなる。
以上述べたように、本発明による入力保護装置を採用す
ることにより従来の入力保護装置曜のゲート保誂耐圧又
は、それ以上の耐圧を有し更に、１鵬速度半導体装置を
得ることができる。
ることにより従来の入力保護装置曜のゲート保誂耐圧又
は、それ以上の耐圧を有し更に、１鵬速度半導体装置を
得ることができる。
尚、本発明の実施例では、２つの入力保護装置を並列に
接続した場合について酸、明したが、パターン面積が許
されるならば、２つに限ることな（−１に、入力保護Ｓ
、置の数を増した方が効果はよル鮮明になる。
接続した場合について酸、明したが、パターン面積が許
されるならば、２つに限ることな（−１に、入力保護Ｓ
、置の数を増した方が効果はよル鮮明になる。
第１図（ａ）は、従来の入力保護装置Ｗの回路図、第１
図（ｂ）は、第１図（ａ）のマスクパターン図、第２図
（ａ）は、本発明実施例による入力保護装置の回路図、
第２図（ｂ）は、第２図（ａ）のマスクパターン図、で
あ６一 る。 なお図において、１１．２１・・・・・・入力用ボンデ
インクパーｙト、１２，２２．２３・・・・・・Ｎ型不
純物を含むポリシリコンからなる抵抗素子、１３，２４
゜２５・・・・・・Ｎ型拡散層からなる容量累子、１４
．２４・・・・・・入カドランジス７．１５，２６．２
７・・・・・・入力保閥装置、である。 猶ｉ Ｗ （α）
図（ｂ）は、第１図（ａ）のマスクパターン図、第２図
（ａ）は、本発明実施例による入力保護装置の回路図、
第２図（ｂ）は、第２図（ａ）のマスクパターン図、で
あ６一 る。 なお図において、１１．２１・・・・・・入力用ボンデ
インクパーｙト、１２，２２．２３・・・・・・Ｎ型不
純物を含むポリシリコンからなる抵抗素子、１３，２４
゜２５・・・・・・Ｎ型拡散層からなる容量累子、１４
．２４・・・・・・入カドランジス７．１５，２６．２
７・・・・・・入力保閥装置、である。 猶ｉ Ｗ （α）
Claims (3)
- （１）抵抗素子と容量素子とを含んで構成された入力保
護装置を複数個形成し、前記入力保護装置群の入力端は
入力用ポンディングパッドへ通じ、更に少なくとも１つ
の出力端が入力ゲートへ通じていることを特徴とする半
導体集積回路の入力保護装置。 - （２）入力保護装置は、−導電型の不純物を含むポリシ
リコンと拡散層、あるいはいずれか一方だけから成る抵
抗素子と容量素子とを含んで形成されていることを特徴
とする特許請求の範囲第（１）項記載の入力保護装置。 - （３）抵抗素子と容量素子とは同一導電型の不純物を有
することを特徴とする特許請求の範囲第（２）項記載の
入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024008A JPS58141567A (ja) | 1982-02-17 | 1982-02-17 | 半導体集積回路の入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024008A JPS58141567A (ja) | 1982-02-17 | 1982-02-17 | 半導体集積回路の入力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58141567A true JPS58141567A (ja) | 1983-08-22 |
Family
ID=12126518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57024008A Pending JPS58141567A (ja) | 1982-02-17 | 1982-02-17 | 半導体集積回路の入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58141567A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61176146A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | 半導体集積回路装置 |
| JPS62166557A (ja) * | 1986-01-20 | 1987-07-23 | Nec Corp | 半導体静電破壊保護装置 |
| US5418385A (en) * | 1992-11-11 | 1995-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor devices using potential wells or resistive elements as delay elements and apparatus for forming such devices |
-
1982
- 1982-02-17 JP JP57024008A patent/JPS58141567A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61176146A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | 半導体集積回路装置 |
| JPS62166557A (ja) * | 1986-01-20 | 1987-07-23 | Nec Corp | 半導体静電破壊保護装置 |
| US5418385A (en) * | 1992-11-11 | 1995-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor devices using potential wells or resistive elements as delay elements and apparatus for forming such devices |
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